TW200412596A - Semiconductor memory device having potential amplitude of global bit line pair restricted to partial swing - Google Patents

Semiconductor memory device having potential amplitude of global bit line pair restricted to partial swing Download PDF

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Description

200412596
五、發明說明（1) 【發明所屬之技術領域 本發明係有關於半導體記憶元件，、 態隨機存取記憶體（以下稱為SRAM)之尤其係有關於在靜 -耗電力技術。 【先前技術】 近年來，隨著電子機器之低耗電 之半導體記憶元件之低耗電力化成為重2 ’電子機器内部 在局部達成半導體記憶元件之低耗=課題。
1 :例如在特開平7-161 192號公報，藉!=化之方法之一 =大器之間設置第一傳輸閘，们心二:立：線對和感 刀開’防止位元線對之電位滿擺幅。線對和第-傳輸閘 【發明内容】 發明要解決之課題 可疋’在將記憶體單元陣列分宝】 如上述所示1位元線之電:固方塊之⑽， 方塊間之诵用办^ Γ 制為部分擺幅，連接 時’耗電力變成相當大。⑽田（其在輸出端子數多 本毛明之目的在於提供一導 y- 'S m 位元線對將電位振幅限制為部分y體。α 4，在通用 解決課題之手段 哭群本::：之某形態之半導體記憶元彳，包括··感測放大 ϋ號線19性的構成，用以自記憶體單元讀出資料；互補 " ’連接下層之感測放大器和上層之感測放大器；
2075.5898.PF(Nl).pid 第5頁 200412596 五、發明說明（2) 以及控制電路，在5> > ^ ^ ^ 補仏號線間之電位差達到電源電壓之 前，令和該互補信號娩、▲ t a ^ ^ ^ υ線連接之下層之感測放大器對該互鉑 信號線之驅動停止，而η Α 习成立補 〇 而且令和該互補信號線連接之上；夕 感測放大器變成活化。 文心上層之 若依據本發明之i # 及局部資料線對，在$用體記憶元件，不僅局部位元線對 部分擺幅。 在通用位元線對也可將電位振幅限制為 ^附加之圖面相關的理解本發明相關之如下之蛘έ 說明後，將明白本發明+ t听4如η 4關心戈卜之，平細之 以及優點。 上述及其他之目的、特徵 '形態 【實施方式】 以下，使用圖面說明本 實施例1 知d之κ施例。 本實施例係有關於對 制為部分擺幅之半導雕々&通用位疋線對將其電壓振幅 (整體之構造） fe元件。 圖1係表示本發明之每 圖。參照圖1，在本SRAM^^ ^SRAk主要部分之構 向分割成多個方塊。拉裟：思體早π陣列MA在位元線方 和所選擇之位元線對連接之—=體早疋陣列ΜΑ分割，減 元線對之寄生電容，二上5己憶體單元Μ之個數，減少位 囚而減少耗雷 供給各方塊各自不同 粍電力。 方塊χ<ο>〜χ<η — b夕a y η條列位址信號。即，供給第 ^就，供給第1方塊χ<η>〜 2075-5S98-PF(Nl).ptd $ 6頁 200412596 五、發明說明（3) ， X<2n ~ 1 >之列位址信號。在圖}，只代表性表示字線驅動、 IsGlO 和G11。 在各字線連接m個記憶體單元Μ。 在各方塊，設置m個局部位元線對ΒΤ<0>、 BTC<0>、…、BT<m—1>、BTC<m—1>。各記憶體單元μ和其 中一對位元線對連接。 共同的供給各方塊行位址γ<〇>〜Y<m — 1>。
藉著將其中一個行位址設為「Η」位準，選擇一對位 元線對。所選擇之位元線對經由傳輸閘Τ1 〇〜τ 1 3和局部資 料線對DATA、DATAC連接。 虛擬行DC產生係局部感測放大器SA1<0>之活化信號之 局部感測啟動信號SE<0>。 通用虛擬行HDC產生控制通用字線HWD<0>、 HWD<1>、…之活化，而且控制通用感測放大器HSA之活化 之通用感測啟動信號HSE。 (局部感測放大器SA 1之構造） 2表示本實施例之局部感測放大器s A1之構造。局部感 測放大器S A1 < 0 >係和第〇個方塊對應的設置之局部感測放 大器。在總稱全部之局部感測放大器SA1<0>、SA1<1>、… 時，記為局部感測放大器SA 1。對於局部位元線對、通用 字線也一樣，在總稱時，各自記為局部位元線對BT、 BTC、通用字線HWD。 局部感測放大器S A1 < 0 >之輸入端子和局部資料線對 DATA、DATAC連接。局部感測放大器SA1<0>之輸出端子和
imi 2075-5898-PF(Nl).ptd 第7頁 200412596
五、發明說明（4) 通用位元線對HBT、HBTC連接。 當局部感測啟動信號SE<0>為r L 、
電晶體P20及P21變成導通。因而，在準時，P通道M0S 定局部資料線DATA之電位，在資料保二j保持節點D20設 資料線DATAC之電位。 、料保持郎點設定局部
當局部感測啟動信號S E < 0 >變成「H / η」位^準日矣 \τ、s、若 M0S電晶體N20變成導通。因而，將資粗仅壮―可MN通逼 ^ t ^ ^ A ^ t ^VDD . /ΛΙV-1"'20 ^D2 力 方變成GND。
當通用字線00<0>變成「H」位準時，N通道M〇s 體N21及N22變成導通。因而，資料保持節點D2〇之電位: 通用位元線ΗBT驅動，資料保持節點!>21之電位由通用位^ 線HBTC驅動。於是，局部感測放大器SA1<〇>作為^局=^ 料線對DATA、DATAC之電位差放大之感測放大器動作，° ^ 且也進行作向通用位元線對HBT、HBTC輸出按照所持之資 料之電位之作為記憶體單元之動作。 、 、 當通用字線HWD<0>變成「L」位準時，ν通道m〇s電晶 體N 2 1及N 2 2變成不導通。因而，依據資料保持節點D 2 〇之 電位之通用位元線Η B T之驅動停止，依據資料保持節點d 2 1 之電位之通用位元線HBTC之驅動停止。
(通用感測放大器HSA之構造） 圖3係表示本實施例之通用感測放大器H S A之構造圖。 參照圖3，在通用位元線對ΗBT、HBTC間發生充分之電位差 後，將來自通用虛擬行HDC之通用感測啟動信號HSE設為 「H」位準。因而，因N通道M0S電晶體N30變成導通、p通
2075-5898-r¥(Nl).ptd 第8頁 200412596 五、發明說明（5) ^〜: 道M0S電晶體P30及p31變成不導通，資料保持節點d3〇及 D3 1之其中一方之電位變成VDD，另一方之電位變成gnd。 通用感測啟動信號HSE和下一時鐘信號CLK之上升緣〜 起變成「L」位準，但是用由2個NAND閘G30及G31構成史門 鎖電路保持資料保持節點D3 0及D 3 1之電位。 (讀出動作） 其次，參照圖4所示之時序圖說明資料讀出動作。 首先’在時鐘信號C L K為「L」位準之期間及用延遲電 路DLY令時鐘信號CLK延遲了既定時間之時鐘信號CLK1為 「L」位準之期間，如以下所示進行預充電處理。 當時鐘信號CLK為「L」位準時，將全部之局部位元線$ 對BT、BTC設為「Η」位準。 在虛擬行DC，當時鐘信號CLK為「L」位準時，Ρ通道 M0S電晶體P1 〇變成導通，因而，將虛擬位元線DBT設為 「Η」位準。利用反相器G丨4將該虛擬位元線DBT之電位 「H」位準反相後，將局部感測啟動信號SE〈0>設為「L 位準。 又’在通用虛擬行HDC，當時鐘信號CLK為「L」位準 時’ P通道M0S電晶體pi 3變成導通，因而，將通用虛擬位 元線HDBT設為「H」位準。利用反相器G18將該通用虛擬位· 元線HDBT之電位「η」位準反相後，將通用感測啟動信號 HSE<0>設為「L」位準。 又’當時鐘信號CLK為「L」位準時，P通道M0S電晶體 PI 1及P12變成導通。因而，將通用位元線對HBT、HBTC設
2075-5898-PF(Nl).ptd 第9頁 200412596 五、發明說明（6) 為「Η」位準。 又，在局部感測放大器S A 1 < 0 >，當局部感測啟動信號 SE<0>為「L」位準時，p通道M0S電晶體P2〇及P21變成導 通，N通道M0S電晶體N20變成不導通。因而，供給放大&閂 鎖電路LAT20之資料保持節點D2〇局部資料線DATA之電位， 供給給放大&閃鎖電路L A T 2 0之資料保持節點d 2 1局部資料 線DATAC之電位。
又’在通用感測放大器HAS，當通用感測啟動信號HSE 為「L」位準時，P通道M〇s電晶體p3〇及變成導通，N通
道M0S電晶體N30變成不導通。p通道電晶體p3〇及P31變 成導通時，向資料保持節點D30、D31傳送通用位元線對 HBT、HBTC之電位。 其次，在時刻t 〇，時鐘信號CLK上升至「H」位準時， 開始進行讀出處理。 一即，外部位址和時鐘信號CLK之上升緣（如圖4之（1 )所 不）同步的變成有效，在經過位址解碼所需之時間後，經 由全部之方塊選擇一個記憶體單元M。在以下，說明選擇 了第〇方塊之由列位址信號x<0>及行位址信號γ<〇>特定之 記憶體單元Μ之情況。 列位址信號X< 〇>變成「Η」位準時，利用字線驅動哭 G10在時刻tl將字線WD<0>設為rH」位準（如圖4之（2)所" 示）。因而，向各自連接之位元線對輸出和字線〇<〇> 之全部之§己憶體單元Μ之資料。因而’和各記憶體單元 接之位元線對之中之一方之位元線之電位變成比vdd低。
2075-5898-PF(Nl).ptd
200412596 五、發明說明（7) " 接著，因方塊選擇信號BS<0>變成「H」位準及行選擇 信號變成「H」位準，向局部資料線對DATA、DATAC傳送局 部位元線對BT<0>、BTC<0>之電位。 而，在虛擬行DC，字線WD<0>變成「H」位準時，N通 道M0S電晶體N1 0變成導通，因而，將虛擬位元線DBT設為 「L」位準。因將該n通道m〇S電晶體N10之驅動力設為比記 憶體單元内之N通道M0S電晶體之驅動力大，虛擬位元線 DBT之電位下降速度比局部位元線Βτ *ΒΤ(：之電位下降速度 高速。 又 反相器G 1 4將該虛擬位元線d BT之電位「L」位準反相 後’在時刻t2，將局部感測啟動信號SE<〇>設為Γ[Ι」位準 (如圖4之（3 )所示）。 在此，決定Ν通道M0S電晶體Ν10 (及Nil)之大小，當係 局部感測放大器SA1<0>之輸入信號之局部資料線對DATA、 DATAC之電位差變成充分大時（一般200mv〜3〇〇mv)〈局部 感測啟動信號SE < 0 >活化成「Η」位準。 利用反相器G1 5將該局部感測啟動信號SE<0>反相後， 傳給字線驅動器G1 0、G 11等。因而，全部之字線變成非 選擇狀態，位元線之電位之降低停止。即，來自記憶體單 元Μ之電流不流動。 在局部感測放大器SA1<0>，局部感測啟動信號SE<〇> 變成「Η」位準時，p通道M0S電晶體p2〇及P21變成不導 通，N通道M0S電晶體N20變成導通。因而，將資料保持節 點D20及D21之電位差放大，資料保持節點!)2〇及D21之電位
2075-5898-PF(Nl).ptd 第11頁 200412596
之中之-方變成VDD，另一方變成
自局部感測啟動信號SE<〇>之上升緣經用延遲電路du 規定之固=時間後’通用字線驅動器G16變成活化。通用. 字線驅動^、G16在時刻t3將通用字線HWD<〇〉驅動至「h」位 準（如圖4之（4)所不）。在此，設置延遲電路DLY係為了令 使通用字線HWD<0>變成活化之時刻延遲。即，如後述所 示，通用字線HWD<0>變成活化時，因局部感測放大器 SA1〈0>向通用位元線對驅動保持之資料，係為了使得在局 部感測放大器S A 1 < 0 >將保持之資料充分放大後，向通用位 元線對HBT、HBTC驅動該資料。 又’於是隨著令通用字線HWD<〇>變成活化之時刻延 遲’通用感測放大器H A S之動作也需要令延遲。因而，供 給用以將和該通用感測放大器Has之動作相關之通用虛擬 行HDC及通用位元線對HBT、HBTC預充電之p通道M0S電晶體 P13、P11以及P12用延遲電路DLY令時鐘信號CLK延遲後之 時鐘信號CLK1。
接著，在局部感測放大器SA 1 <0 >，通用字線HWD<0 >變 成「H」位準時，N通道M0S電晶體N21及N22變成導通。因 而，向通用位元線對HBT驅動資料保持節點D20之電位，向 通用位元線對HBTC驅動資料保持節點D21之電位。 在通用虛擬行HDC，通用字線HWD<〇>變成「Η」位準， Ν通道M0S電晶體ΝΗ10變成導通，因而，將通用虛擬位元線 HDBT設為「L」位準。利用反相器G 18將該通用虛擬位元 線HDBT之「L」位準之電位反相後，在時刻t4，將通用感
2075-5898-PF(Nl).ptd 第12頁 200412596 五、發明說明（9) 測啟動信號HSE設為「H」位準（如圖4之（5)所示）。 因將該N通道M0S電晶體NH10之驅動力設為比局部感測 放大器SA1<0>之驅動力大，通用虛擬位元線HDBT之電^下 降速度比通用位元線HBT或HBTC之電位下降速度高速。在 此，局部感測放大器S A 1 < 0 >之驅動力係，在圖2，自n通道 M0S電晶體N21經由N通道M0S電晶體N25流向N通道M0S電晶 體N20之電流量，或自N通道M0S電晶體N22經由N通道M0S電 晶體N 2 6流向N通道Μ 0 S電晶體N 2 0之電流量。 在通用感測放大器HAS，通用感測啟動信號HSE變成 「H」位準時，P通道M0S電晶體P30及P31變成不導通，N 通道M0S電晶體N30變成導通。p通道m〇s電晶體P3〇及P31變 成不導通時，通用位元線對HBT、HBTC和資料保持節％D3〇 = D31分離。N通道M0S電晶體N30變成導通時，將資料保持 節點D30及D3 1之電位差放大，資料保持節點D3〇及〇31之電 位之一方變成VDD，另一方變成gnd。用由NAND閘G30及G31 構成之閂鎖保持該資料保持節點D3 〇及〇3 1之電位，自端子 D0UT向外部輸出。 利用反相器G1 9將該通用感測啟動信號HSE反相後，向 通用字線驅動器(；16、G17等傳送。因而，全部之通用字線 HWD變成非選擇狀態。結果，因局部感測放大器SAi〈〇>停 止通用位元線對HBT、HBTC之驅動，通用位元線對⑽丁、 HBTC之電位如止降低。將該停止之時序設為通用位元線對 HBT、HBTC之其中之一變成VDD — α之時刻（α -20〇11^〜30〇111¥)。藉著調整通用虛擬行[11)(：内之?^通道}^〇8電
第13頁 200412596 五、發明說明（10) 晶體Ν Η 1 0及Ν Η11之之驅動力調整該時刻。 ’ 依據以上將通用位元線對ΗΒΤ、HBTC之電位振幅限制 為部分擺幅。因而，自局部感測放大器S A1不流出電流。 即，在通用位元線對HBT、HBTC之電位差達到VDD之前，停 止局部感測放大器SA1 <0>對通用位元線對HBT、HBTC之驅 動’而且使通用感測放大器HSA變成活化。 接著，在時刻15，時鐘信號CLK變成「L」位準時，在 虛擬行DC，將虛擬位元線DBT設為「Η」位準，因而，局部 感測啟動信號SE <0 >設為「L」位準。 又，令時鐘信號CLK延遲後之時鐘信號CLK1變成「L」4 位準時，在通用虛擬行HDC，將通用虚擬位元線HDBT設為 「Η」位準，因而，將通用感測啟動信號HSE設為「l」位 準。 (和以往之S R A Μ之比較） 其次’比較在本實施例之SR AM和背景技術之SR AM。圖 5表示背景技術之SRAM之構造。圖1所示之sraM和圖5所示 之背景技術之SRAM之相異點如以下所示。在圖1所示之 SRAM，包括通用位元線對HBT、HBTC，替代在背景技術之 SRAM之通用資料線HD ΑΤΑ，包括局部感測放大器SAi，替代 局部感測放大器SA0，包括在背景技術之gRAM所沒有之通j 用感測放大器HAS及通用虛擬行HDC。 圖6表示背景技術之局部感測放大器SA〇<〇>之構造。 在局部感測放大裔S A 0 < 0 >，局部感測啟動信號g e < 〇〉變成 「Η」位準時’ P通道MOS電晶體p2〇及p2i變成不導通，ν
2075-5898-PF(Nl).ptd 第 14 頁 200412596 五、發明說明（11) ^MOS電晶·20變成導通。因而，將f料保持節點d2〇 1之間之電位差放大，一方之電位變成vdd， 電位變成GND。 在輸出用緩衝器DR2 00，方塊選擇信號BS<〇>變成 「H」位準時，P通道M〇s電晶體P2〇3&N通道m〇s電晶體 N201變成導通。因此，當資料保持節點D2〇之電位為「H」 位準時，N通道M0S電晶體N2 02變成導通，通用資料線 HDATA之電位變成「l」位準。而，當資料保持節點D2〇之
電位為「L」位準時，通用資料線HDATA之電位變成「H
位準。 於是，相對於背景技術之通用資料線HDATA之電位滿 擺幅’若依據本實施例之S R A Μ，因將通用位元線對η B T、 HBTC之電位振幅限制為部分擺幅，可減少耗電力。 此外，在本實施例之SRAM，藉著由局部資料線對 DATA、DATAC、字線WD、虛擬行DC以及局部感測放大器SA1 構成之局部記憶電路和由通用位元線對HBT、HBTC、通用 字線HWD、通用虛擬行HDC以及通用感測放大器Has構成之 通用記憶電路進行一樣之動作，可階層性的讀出來自記憶 體單元之資料。在本實施例，說明了 2階層之構造，但是 可擴張至3階層以上之構造。例如，在設為3階層之情況， 按照2階段分割記憶體單元陣列。即，首先將記憶體單元 陣列分割成大方塊，再將大方塊分割成小方塊。然後，可 設置多個和小方塊對應之通用記憶電路，設置一個和大方 塊對應之通用記憶電路。
2075-5898-PF(Nl).ptd 第15頁 200412596
實施例2 本實施例係有關於在實施例1之SR AM追加了寫入功 之SRAM 〇 (整體之構造） 圖7係表示本發明之實施例2 iSRAM之主要部分之構造 圖。在圖7，只表示為了向第〇方塊寫入所需之電路之構w 造。圖7所示之SRAM係在圖1所示之SRAM追加通用寫入驅動
器HDR1和局部寫入驅動器DR〇及Dln。說明這些追加之構成 元件。 (通用寫入驅動器HDR1 ) 圖8表示本發明之實施例2之通用寫入驅動器HD R丨之構 造。通用寫入驅動器HDR1輸入寫入指示信號WE、延遲時鐘 #號(31^ K1以及寫入資料d i n。自外部輸入寫入指示信號 WE ’在指示寫入之情況變成「η」位準。 只當寫入指示信號W Ε為「Η」位準而且延遲時鐘信號 CLK1為「Η」位準時，通用寫入信號WE1變成rH」位準。 又，此時，Ρ通道M0S電晶體Ρ61及Ρ63變成導通，Ν通道M0S 電晶體Ν61及Ν63變成導通。 此時’在寫入資料Din為「Η」位準之情況，Ν通道M0S $ 電晶體Ν62及Ρ通道M0S電晶體Ρ64變成導通，通用位元線對 ΗΒΤ之資料變成「L」位準，通用位元線對帅代之資料變成 「Η」位準。而，在寫入資料D丨^為「[」位準之情況，ρ通 道M0S電晶體Ρ62及ν通道M0S電晶體Ν64變成導通，通用位
200412596 五、發明說明（13) 元線對HBT之資料變成「Η」位準，通用位元線對HBTC之資， 料變成「L」位準。 在寫入指示信號WE為「L」位準或延遲時鐘信號CLK1 為「L」位準時，對寫入驅動器HDR1之通用位元線對ΗΒΤ、 HBTC之輸出變成高阻抗。 (局部寫入驅動器DR0、DR1 )
圖9表示本實施例之局部寫入驅動器DR0之構造。局部 寫入驅動器DR0輸入通用寫入信號WE1、方塊選擇信號 BS<0>以及通用位元線對ΗΒΤ之資料，向局部資料線data輸 出資料。自外部輸入方塊選擇信號BS<〇>，在選擇方塊〇之 情況，變成「Η」位準。 ¥通用寫入化號^^1=「Η」位準、而且方塊選擇信號 BS<〇>=「Η」位準時，NAND閘71之輸出變成「L」位準' ρ 通道M0S電晶體Ρ71及Ν通道M0S電晶體Ν71變成導通。 此時，在通用位元線對ΗΒΤ之資料為「η」位準之情 Ν通道M0S電晶體Ν72變成導通，局部資料_τα之資 ，變成「L」位準。❿，在通用位元線對Ηβτ之資料為 L」位準之情況，ρ通道M〇s電晶體 料線DATA之資料變成ΓΗ」位準。 支成導通局4貝 當通用寫入信號W E1 =「ϊ 朽唯 《V ^ BS<〇>= γτ 位準、或方塊選擇信號 」 才’對局部寫入驅動哭D R 0之A邱次把硷 對_、_c之輪出變成高阻抗。動』R0之局部_貝枓線 局部寫入驅動器DR1之構造因和上 器DR0之構造一樣，省略円+ ., ffl述之局4寫入驅動 名略圖不。利用局部寫入驅動器DR1 ,
2075-5898-PF(Nl).ptd 第17頁 200412596 五、發明說明（14) 當通用寫入信號WE 1 =「Η」位準、而且方塊選擇信號 BS<0>=「Η」位準時，在通用位元線對HBTC之資料為「η 位準之情況，局部資料線DAT AC之資料變成「L」位準。 而，在通用位元線對HBTC之資料為「L」位準之情況，局 部資料線DAT AC之資料變成「η」位準。 照這樣做，局部資料線對DATA、DATAC所驅動之資 料，藉著選擇局部字線WD和局部位元線對BT、BTC，將資 料寫入目的地之記憶體單元。 作
如以上所示，若依據本實施例之SRAM，不僅讀出動 寫入動作也可階層化的進行。 此外’在本實施例，和一個方塊對應的包括局部寫入 驅動器DR0及DR1、，但是將局部寫入驅動器DR0及DR1之2個 看成一個局部寫入驅動器也可。 實施例3 本實施例係有關於使得不需要在實施例2使用之用以 控制寫入動作之寫入信號WE1之SRAM。 (整體之構造） 圖1 〇表示本發明之實施例3之SR AM之主要部分之構 造。在圖1〇，只表示為了向第〇方塊寫入所需之電路之構_ 造。在本SRAM，和圖7所示之實施例2之SRAM之相異點如以 下所示。即，本實施例之SRAM包括通用寫入驅動器HDR2， 替代通用寫入驅動器HDR1，包括一個局部寫入驅動器 DR2 ’替代2個局部寫入驅動器DR0及DR1。以下說明這些構
2075-5898-PF(Nl).ptd 第18頁 200412596 五、發明說明（15) 成元件。 (通用寫入驅動器HDR2之構造） 圖11表示本實施例之通用寫入驅動器HDR2之構造。通 用寫入驅動器HDR2輸入寫入指示信號WE、延遲時鐘信號 CLK1以及寫入資料j)in。
只當寫入指示信號W E為Γ Η」位準而且延遲時鐘信號 CLK1為「Η」位準時，ρ通道M〇s電晶體ρ6ι、ρ63變成導 通，Ν通道M0S電晶體Ν61、Ν63以及Ν64變成導通。因而， 通用位元線對HBTC之資料變成rL」位準。於是，在本實 施例，其特徵為當依據通用寫入信號WEi收到寫入指示 時’不是將通用寫入信號WE1設為「H」位準 將
位元線對HBTC設為「L」位準。 疋打L
Φ曰t時，在寫入資料Din為「H」位準之情況，N通道M0S
位準。而，在寫入資料 =7對Λτ之資料變成「L」 電晶體Ρ62變成導通，通用ί 位準之情況’Ρ通道M0S 位準。因…通用位元用:對:，二之資料變成「Η」 此外，在寫入指示==動寫入資料…。 號CLK1為「L」位準之情況〜，+"、」位準或延遲時鐘信 元線對HBT、HBTC之輸出ί成ί寫入驅動器HDR2之通用位 I成向阻抗。 (局部寫入驅動器DR2之構造） 圖1 2表示本實施例之片卸 局部寫入驅動器DR2輸入通°寫_入驅動器⑽2之構造。在 擇信號BS<G>以及通用位元線:兀線HBT上之貪料、方塊選 几綠紂HBTC之資料。
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200412596 五、發明說明（16) 只當方塊選擇信號BS<0>為「H」位準，而且通用位元 線對HBTC為「L」位準時，p通道電晶體ρι〇2及pi〇4和N 通道M0S電晶體N102及N104變成導通。 此時，在通用位元線對HBT之資料為r η」位準之情 況，Ν通道M0S電晶體Ν103及Ρ通道M0S電晶體Ρ1〇ΐ變成導 通。因而’局部資料線DATA之資料變成「L」位準，局部 資料線DATAC之資料變成「H」位準。 而，在通用位元線對HBT之資料為「L」位準之情況， P通道M0S電晶體P103及N通道M0S電晶體N101變成導通。因 而，局部資料線DATA之資料變成「η」位準，局部資料線 DATAC之資料變成「L」位準。 此外’方塊選擇信號BS <0 >為「L」位準或通用位元線 HBTC為「Η」位準時，對局部寫入驅動器DR2之局部資料線 對DATA、DATAC之輸出變成高阻抗。 (關於和讀出動作之關係） 如以上所示，局部寫入驅動器DR2將通用位元線HBTC 用於寫入控制。可是’在讀出時，可能將該通用位元線 HBTC設為「L」位準。局部寫入驅動器DR2在像這樣因資料 之續出而通用位元線Η B T C變成「L」位準之情況，需要使 得不會錯誤吟指示寫入。這可如以下所示實現。 第一，如在實施例1之說明所示，在讀出時，通用位 元線對HBT、HBTC不滿擺幅。即，將通用位元線⑽代之電 位下降限制為2〇〇mV〜300mV。因此，預先將局部寫入驅動 裔DR 2之輸入用反相器1〇4之臨限值設為比2〇〇π1ν低。因
2075-5898-PF(Nl).ptd 第20頁 200412596 五、發明說明（17) 而，在讀出時將通用位元線HBTC設為「L」位準，也因其 電位位於200 mV〜300mV，輸入用反相器104輸出「L」位 準。而，在寫入時，將通用位元線HBTC設為表示寫入指示 之「L」位準時，輸入用反相器104輸出「Η」位準。因 而，局部寫入驅動器DR2因資料之讀出而通用位元線HBTC 變成「L」位準，也不會將其受理為寫入指示。 第二，在讀出時，通用位元線HBTC為「L」位準時， 通用位元線對HBT係「H」位準。通用位元線對HBT、HBTC 之電位變成這種值，係自記憶體單元Μ讀出資料，局部資 料線DATA變成「Η」位準、局部資料線DATAC變成「L」位 準之結果。 在此情況，利用局部寫入驅動器DR2，按照通用位元 線HBTC為「L」位準，將局部資料線!^^驅動至rL」位 準’將局部資料線DATAC驅動至「Η」位準。因而，就向纪 憶體單元Μ寫入資料，但是記憶體單元Μ内之資料不變。° 一如以上所示，若依據本實施例之SRAM，藉著利用通用 位70線傳送寫入指示，可刪除寫入信號WE 1之信號線， 縮小電路之面積，可降低耗電力。 了感測放大器和寫入驅動器之
實施例4 本貫施例係有關於合併 SRAM。 (整體之構造） 圖13係表示本發明之實施例4之別0之主要部分之構
2075-5898-PF(Nl).Ptd 第21頁 200412596 五、發明說明（18) 造圖。在圖13，只表示為了向第0方塊寫入所需之電路之 構造。在本SRAM，和圖7所示之實施例2之SRAM之相異點如 以下所示。即，本實施例之SRAM包括一個具有寫入功能之 局部感測放大器S A 2，替代局部感測放大器S A1和2個局部 寫入驅動器DR0及DR1。以下，說明這些構成元件。 (具有寫入功能之局部感測放大器SA2之構造） 圖1 4表示本實施例之具有寫入功能之局部感測放大器 SA2<0>之構造。本具有寫入功能之局部感測放大器SA2<〇> 在圖2所示之局部感測放大器SA1 <0>追加傳輸閘TG1 2〇及 TG1 21。依據控制信號QN及Qp控制這些傳輸閘了(^2〇及 TG121。利用NAND閘G122及反相器G123依照通用寫入信號 WE1及方塊選擇信號bs<〇>產生控制信號qN及qP。 ▲、通用寫入k號^[£1為Γ Η」位準，而且方塊選擇作 號BS<0>為「Η」位準時，控制信號QN變成「Η」位準，° 制仏號QP變成「L」位準。在此情況，傳輸閘TG丨2 〇及 TG121變成導通，結果通用位元線對Ηβτ、咄代和局 線對DATA、DATAC連接。 貝抖 而，在通用寫入信號WE1丨「L」位準 f，〉為「L」位準時，控制信娜變成「L」位準擇， 二」位準。在此情況’傳輸問TG120及‘ 放大is1r<:> ί ,時說明本具有寫入功能之局部感蜊 200412596
(讀出動作） 在讀出動作時，因通用寫入信號WE1係「 輸閘TG120及TG121變成不導通。因而，通用位元線對 HBT、HBTC和局部資料線對DATA、DATAC不連接。在此情 況，具有寫入功能之局部感測放大器SA2<〇>和圖2所示月之 局部感測放大器SAl<〇> —樣的動作。 ’ (寫入動作）
在寫入動作時，因通用寫入信號WE1係「Η」位準，在 方塊選，擇信號BS <0 >係「Η」位準之情況，傳輪閘TG丨2 0及 TG121變成導通。因而，通用位元線對肿了、ΗΒ1χ和局部資 料線對DATA、DATAC連接。 ' 因通用位元線對HBT、HBTC利用寫入驅動器肋以輸出 應寫入之資料’該資料經由導通狀態之傳輸閘T g 1 2 〇、 TG121傳給局部資料線對DATA、DATAC。 如以上所示，在本實施例，只是在局部感測放大器增 加2個傳輸閘TG120、TG121、NAND閘G122以及反相器 G1 23，使得局部感測放大器也兼具局部寫入驅動器之功 能，和如實施例2所示包括單獨之局部寫入驅動器之情況 相比’可減少元件數。結果，可縮小電路之面積，而且可 減少耗電力。 (實施例5) 在本實施例，係有關於不使用傳輸閘的驅動局部資料 線對DATA、DATAC之SRAM。在實施例4，具有寫入功能之局
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200412596 五、發明說明（20) 部感測放大器S A 2經由傳輸閘驅動局部資料線對j) a T A、 * DAT AC。可是’因傳輸閘之之驅動力弱，當局部資料線對 DATA、DATAC之寄生電容大時，無法將局部資料線對 DATA、DATAC之電位設為充分低。結果，無法向記憶體單 元寫入資料。在本實施例，解決這種問題。 (整體之構造） 圖1 5係表示本發明之實施例5之讣純之主要部分之構 造圖。在圖15 ’只表示為了向第〇方塊寫入所需之電路之 構造。在本SRAM，和圖1 3所示之實施例4 iSRAM之相異點 如以下所示。即，本實施例之SRAM包括替代具有寫入功能4 之局部感測放大器S A 2之別的具有寫入功能之局部感測放 大器SA3。 ~ (具有寫入功能之局部感測放大器ς A 3之構造） 、圖16表示本發明之實施例5之具有寫入功能之局部感 測放^器SA3<0>之構造。圖16之具有寫入功能之局部感測 放大器SA3<0>和圖14所示之具有寫入功能之局部感測放大 器SA2<0>不同，通用位元線對帅了、抓代和局部資料線對 DATA、DATAC不直接連接。又，在局部資料線對mta、 DATAC和放大&閂鎖電路LAT20内之資料保持節點D2〇、D21 之間追加N通道M0S電晶體N131及N132，並追加〇I^]G13〇、 A N D 閘 G 1 3 1 以及 〇 R 閘 g 1 3 2。 μ m出時和寫人時說明本具有寫人功能之局部感測 欲人器bAd〈U>之動作。 (讀出動作）
2075-5898-PF(Nl).ptd 第24頁 200412596 五、發明說明（21)
在讀出動作時，如以下所示，呈 測放大器SA3 < 0 >和圖2所示之具有宜、寫入功能之局部感， 大器SA1<0> —樣的動作。 ·’、、入功能之局部感測放 在讀出動作時 輸閘TG131輸出「L N132變成不導通。 j 位^。 號㈣1係「L」位準， ’因而’ Ν通道M0S電晶體Ν1 3 1 及 在局部感測啟動信號SE<〇>為r τ ,、 道M0S電晶體Ρ20及Ρ21變成導通:目」立準之期間，Ρ通 、 囚而，將局部資料線對 DATA、DATAC之電位設於資料保持節點D2〇、D2i。、、 其次，局部感測啟動信號SE<〇>變成「H」位準時，p 通道M0S電晶體P20及P21變成不導通。又，因⑽閘““輸 出「H」位準，N通道M0S電晶體N2〇變成導通。因而，將資 料保持節點D20、D21之電位差放大，資料保持節點…。及 D21之電位之一方變成VDD，另一方變成gnd。 其次’通用字線HWD<0>變成「H」位準時，因〇R閘 G132輸出「H」位準，N通道M0S電晶體N21及N22變成導 通。因而，向通用位元線對HBT、HBTC傳送資料保持節點 D20及D21之電位。 (寫入動作） 寫入動作時，因通用寫入信號WE1係ΓΗ」位準，在方 塊選擇信號BS<0>係「Η」位準之情況，因0R閘G132輸出 「H」位準，n通道M0S電晶體N21及N22變成導通。因而， 將被設定了寫入資料之通用位元線對HBT、HBTC之電位設 於資料保持節點D20、D21。又，此時，因〇R閘G132輸出
2075-5898-PF(Nl).ptd 第25頁 200412596 五、發明說明（22) · 「H」位準’N通道M0S電晶體N20也變成導通。因而，將寫， 入資料取入放大&閂鎖電路LAT 20。 此外，在此時，因AND閘G1 31輸出「H」位準，N通道 M0S電晶體N131及N132變成導通。因而，依照放大&閃鎖電 路LAT20所取入之寫入資料，局部資料線對DATA、DATAC之 中之一方之局部資料線放電，電位降至GND為止。 在此，因局部資料線對DATA、DATAC和放大&閃鎖電路 LAT20經由N通道M0S電晶體（N131、N132)連接，可將一方 之局部資料線之電位降至GND為止。在使用p通道M〇s電晶 體替代N通道M0S電晶體之情況，局部資料線之電位只能降 至P通道MOS電晶體之臨限值電壓vthp為止。 ’驗 如以上所示，在預充電期間，可將充電至VDD之局部 資料線對DATA、DATAC之中一方之局部資料線之電位降至 G N D為止。 如以上所示，若依據本實施例之SRAM，因將在通用位 兀線對HBT、HBTC所設定之寫入資料取入放大&閃鎖電路 LAT20，依照戎所取入之寫入資料，經由連接放大&閂鎖電 路LAT20和局部資料線對DATA、DATAC之N通道M0S電晶體 N131及N132驅動局部資料線對DATA、DATAC，係局部位元 線BT、BTC之寄生電容大之情況也可將資料寫入記憶體單· 元0 實施例6 本實施例係有關於在寫入時將通用位元線對之電壓振
幅限制為部分擺幅之SRAM。t κ 通用位元線對ΗΒΤ、HBTC之—汽施例2〜5，在寫入時，將 之電位設為GND。 方之電位設為VDD ’將另一方 位元線對HBT、HBTC之電位滿 如以下所示誤寫入之情況。 成為寫入對象之記憶體單元連 為寫入對象之記憶體單元連接 :是，在變成活化之字線連接 單元，這些記憶體單元也和寫 變成可寫入之選擇狀態。將其
在寫入時’像這樣通用 擺幅時，有耗電力變大而且 即，在寫入動作時，和 接之字線變成活化，對和成 之位元線對設定寫入資料。 寫入對象以外之多個記憶體 入對象之記憶體單元一樣的 稱為虛擬選擇狀態。 而，在別的配線層進行 部位元線BT、BTC之配線，、言用位元線對HBT、HBTC和局 在這些配線間形成寄生電容些^配線配置成平行。結果， 元線之電位變化大之情況谷向經由該寄生電容，在通用位 化。將其稱為電容耦合\ 局部位元線傳播該電位變 由於這種電容耦合，通用 向和虛擬選擇單元連接之位_彳疋線對之電位滿擺幅時， 而，對虛擬選擇單元誤寫入，線對傳播該電位變化。因
將通用位元線之電位振幅設為例’藉著在寫入時 入，而且降低耗電力。 ϋ刀擺幅，防止這種誤寫 (整體之構造） 丨不衣不本發明夕與 在圖1 7，只表亍Λ ^ =列6之SRAM之主要部分 表不為了向第〇方塊寫入所需之電2
2075-5898-PF(Nl).ptd 第27頁 造圖 200412596
構造。在本SRAM，和圖15所示之實施例5之別龍之相異點 如以下所示。即，本實施例之SRAM包括替代通用寫入驅動 器HDR1之通用寫入驅動器HDR3，包括替代具有寫入功能之 局部感測放大為S A 3之別的具有寫入功能之局部感測放大 器SA4。以下說明這些構成元件。 〜
圖18表示本實施例之通用寫入驅動1HDR3之構造。本 通用寫入驅動态H D R 3之電路構造和圖8所示之實施例2之通 用寫入驅動器HDR1的一樣。其相異點係，將供給本實施例 之通用寫入驅動器HDR3之2種電位之中之一方之電位設為 替代GND之VP。 電位VP係比電位GND而之電位。若使得通用位元線之 寫入時之電位降低和讀出時之電位降低一樣，只要將電位 VP設為比VDD低約200〜300mV之值即可。該電位VP自SRAM之 外部供給也可，在SRAM之内部產生也可。 (具有寫入功能之局部感測放大器SA4) 圖1 9表示本實施例之具有寫入功能之局部感測放大器 SA4<0>之構造。本具有寫入功能之局部感測放大gSA4<〇> 和圖1 6所示實施例5之局部感測放大器SA3<0>之相異點如 以下所示。在本實施例之具有寫入功能之局部感測放大器 SA4<0>，追加p通道M0S電晶體P1 50及P151，並追加局部寫$ 入驅動器DR1 50及DR1 51。又，刪除N通道MOS電晶體N1 3 1及 N132，追加NAND閘G152、反相器G151及G155、延遲電路 DLY2 以及 AND 閘 G150 ° (局部寫入驅動器DR150、DR151)
2075-5898-PF(Nl).ptd 第28頁 200412596 五、發明說明（25) 〜 --7 圖20表示本實施例之局部寫入驅動器DRi5〇之構造。 2局部寫入驅動器DR150自端子IN輸入資料保持節點〇2()之 電位’自端子C輸入AND閘G131之輸出電位。 只當通用寫入信號WE1為「H」位準，而且方塊選擇信 號BS<0>為「η」位準時，AND閘G131之輪出變成「η」位 準’ P通道M0S電晶體P161及N通道M0S電晶體N161變成導 通二此時，若資料保持節點D20之電位係r η」位準，向局 部貧料線DATA輸出「L」位準·，若資料保持節點D2〇之電位 係「L」位準，向局部資料線DATA輸出「η」位準。 沖因局部寫入驅動器DR151之構造和上述之局部寫入驅 動β DR 150之構造相同，省略圖示。當通用寫入信號WE1 i 為「Η」位準，而且方塊選擇信號BS<〇>為「h」位準時， 若資料保持節點D2 1之電位係「Η」位準，利用局部寫入驅 動器DR 151向局部資料線對DATAC輸出「L」位準；若資料 保持節點D21之電位係「L」位準，利用局部寫入驅動 151向局部資料線對1)人1^(：輸出「[1」位準。 其次，說明本實施例之SRAM之讀出動作和寫入動作。 (讀出動作） 在讀出動作時，在具有寫入功能之局部感測放大器 SA4<0>，因通用寫入信號WE1係「L」位準，AND閘G131W輸· 出「L·」位準。因而，DR150及DR151之輪出變成高阻抗。 又，因NAND閘G152輸出「H」位準，P通道M〇s電晶體P15〇 及P1 51變成不導通。又，AND閘G1 50輸出和通用字線 HWD<0>相同之邏輯。
200412596 五、發明說明（26) 因而’本實施例之讀出動作和在實施例5之讀出動作 相同。 (寫入動作） 在寫入動作時，在通用寫入驅動器HDR3，按照寫入資 料Din ’將通用位元線對犯了、HBTC之一方之電位驅動至 VDD ’將另一方之電位驅動至Vp。
在具有寫入功能之局部感測放大器SA4<〇>，因通用寫 入信號WE1係「H」位準，在方塊選擇信號BS<〇>係「η」位 準之情況，因AND閘G131輸出「Η」位準、NAND閘G1 52輸出 「L」位準’ ρ通道M〇s電晶體ρΐ5〇及？151變成導通。因 而’向資料保持節點D20傳送通用位元線對ΗΒΤ之電位，向 貢料保持節點D2 1傳送通用位元線對HBTC之電位。 在此’因資料保持節點D2〇及D2 1和通用位元線對經由 P通道MOS電晶體（pi5〇、pi5l)連接，可不損失VDd和vp之 電位的向資料保持節點D20及D21傳送。 主在此’在使用N通道M0S電晶體替代p通道m〇S電晶體之 =況’在將N通道M0S電晶體之臨限值電壓設為vthn時，向 貝料保持節點D20及D21只傳送最大至VDD — Vthn為止之電
” 因此’資料保持節點D 2 0及D 2 1之其中一個節點之電位 =成VDD —Vthn，另一方之節點之電位變成vp。在此，在 設為VP> VDD _vthn時，在資料保持節點D2()及〇21益法正 確的設定寫入資料。藉著使用p通道M〇s電晶體，可避免這 種問題。 p通道MOS電晶體P150及P151變成導通狀態後，在經過
200412596 五、發明說明（27) 厂 用延遲電路DLY2規定之固定時間後，〇R閘G1 32輸出」 位準。因而，N通道M0S電晶體N20變成導通，反相器G155 輸出「L」位準，NAND閘G152輸出「H」位準。NAND閘G152 輸出「H」位準時，p通道M0S電晶體P150及P151變成不導 通。 N通道M0S電晶體N20變成導通時，放大&閂鎖電路 LAT20之資料保持節點D20及D21之一方之電位變成VDD，另 一方之電位變成GND。可是，因P通道m〇S電晶體P150及 P151不導通，不向通用位元線對HBT、HBTC輸出該資料保 持節點D 2 0及D 2 1之電位。 又，此時’因在局部寫入驅動器別15() &DR151之端子 C輸入:H、」位準，向局部資料線對DATA驅動資料保持節點 D20之資料向局部資料線對DAT AC驅動資料保持節點])2 1 之資料。 /於是’ *有寫入功能之局部感測放大器SA4在讀出時 接受部分擺幅之局部資粗始机—+ ^ ^ 1貝科線對之電位，用放大&閂销雷 LAT20放大至滿擺幅為士诒^ ^ 八α门鎖冤路 在寫入時，具有寫入後通用位元線對輸出。 部分擺幅之通用位元線對=之局部感測放大器SA4接受 LAT20放大至滿擺幅為止。’、位後，用放大&閂鎖電路 如以上所示，若饮姑 在寫入時’也因將通用1本實施例之SRAM，不僅讀出時’ 少耗電力，而且可防止θ =線之電位設為部分擺幅，可減 馬。 2075-5898-PF(Nl).ptd $ 31頁 200412596 五、發明說明（28) 實施例7 本實施例係有關於骑& ^ > π + ^ I® Di Γ- X '將局部έ己憶電路和通用記憶電路之 處理時序分開之SRAM。 在實施例1，在呈右仓 # ^ ^ ΟΛ1 /Λν 、 ”有寫入功能之局部感測放大器
氧「 黎、、通用位凡線對之資料傳送需要在時鐘信號CLK ;、、淮士」位準之期間完了。因為，時鐘信號CLK變成「L」 ，> ^ ’局部感測啟動信號SE<〇 >變成「L」位準，將局部 感測放大器SA1<0^>之資料保持節點〇2〇及⑽丨預充電。
在預充電之刖’為了局部感測放大器SA1<0>向通用位 ，線對HBT、HBTC傳送資料，使通用字線hwd<〇>活化成 Η」位準之時刻必須在時鐘信號CLK為「H」位準之期 間0 在提局時鐘頻率之情況，該通用字線HWD<〇>變成活化 之日守刻也需要提早，因而，需要縮短決定使通用字線 HWD<〇>變成活化之時刻之延遲電路DLY之延遲時間。可 是，延遲電路DLY之延遲時間縮短時，通用感測放大器 HAS、通用虛擬行HDC之處理無法完了。因而，無法提高時 鐘頻率。
又’在實施例1，說明了為了自記憶體單元Μ讀出資 料’由下層之局部記憶電路（局部感測放大器、局部資料 線對、虛擬行DC、字線）和上層之通用記憶電路（通用感測 放大器、通用位元線對、通用虛擬行、通用字線）構成之2 階層之構造’但是也可使得以3階層、4階層進行。在像這 樣令階層數增加之情況，上層之記憶電路決定速率。即，
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決定時鐘頻率，使得在上層之記憶電路可完成處理。在本 實施例，解決這種問題。 (整體之構造） 圖2 1係表不本發明之貫施例7之g r a Μ之主要部分之構 ie圖。在本S R A Μ，和圖1所示實施例1之s R A Μ之相異點如以 下所示。即，本實施例之SRAM自外部供給獨立之時鐘信號 CLK2，替代供給用延遲電路Dly令時鐘信號CLK延遲既定時 間後之時鐘信號CLK1。本時鐘信號CLK2之頻率和時鐘信號 CLK1 一樣。 "
向通用虛擬行HDC、通用字線驅動器G16、G17、通用 位元線對HBT、HBTC之預充電用之P通道M0S電晶體PI 1及 P12傳送時鐘信號CLK2。這些收到時鐘信號CLK2之構成元 件按照時鐘信號CLK2之時序處理。 又，本實施例之SRAM包括局部感測放大器SA5，替代 局部感測放大器SA 1。以下，說明這些構成元件。 (局部感測放大器SA5) 圖2 2表示本實施例之具有寫入功能之局部感測放大器 SA5<0>之構造。 本局部感測放大器S A 5 < 0 >，在圖2所示實施例1之 SA1<0>追加閂鎖電路LAT180和N通道M0S電晶體 N180〜N183 。 說明本局部感測放大器SA5<0>之讀出時之動作。 (讀出動作） 至局部感測啟動信號SE<0>之上升緣為止，除了通用
2075-5898-PF(Nl).ptd 第33頁 200412596 五、發明說明（30) 虛擬行HDC和P通道M0S電晶體P1 1及P12之動作以外，和實 施例1的相同。 在通用虚擬行HDC，在時鐘信號CLK2為「L」位準時， P通道M0S電晶體P1 3變成導通。因而，將通用虛擬位元線 HDBT設為「Η」位準。利用反相器G 1 8將該通用虛擬位元 線H D Β Τ之電位「Η」位準反相’將通用感測啟動信號η S Ε設 為「L」位準。
又，在時鐘信號CLK2為「L」位準時，ρ通道m〇s電晶 體Ρ11及Ρ12變成導通。因而，將通用位元線對HBT、HBTC
設為「Η」位準。 在局部感測放大器SA5<0>，按照時鐘信號CLK，Ρ通道 M0S電晶體P20及P2 1變成導通，向資料保持節點D2〇傳送局 部資料線DATA之電位，向資料保持節點D2i傳送局部資料 線DATAC之電位。 ' 其次，局部感測啟動信號SE<〇>上升時，ρ通道M0S電 晶體P20及P21變成不導通，N通道M〇s電晶體N2〇、N182以 及N183變成不導通，資料保持節點…^及〇21和局部資料線 對DATj、DATAC分開。又，N通道_電晶體_變成導通
柃，貧料保持節點D20或D21之一方之電位變成VDD，另一 方之電位變成GND。 「在此，5又貝料保持節點020之電位為VDD，即變成 H」=準，N通道嶋電晶體Nm變成導通。因而，將严_( 鎖電路L A T1 8 0之眘斗々々 枓仅姓^ 枓保持郎點D181設為「^」位準，將， 枓保持郎點D180設為r η , ^ , 9 貝 Η」位準。於是，在閂鎖電路
200412596 五、發明說明（31) LAT 180保持局部資料線對DATA、DATAC之資料。在問鎖電 路LAT 1 80暫時保持資料後，時鐘信號CLK變成「乙」位準， 因而，局部感測啟動信號SE<0>變成rL」位準，資料也不 會消失。因此，如實施例i所示，使通用字線HWD<〇>上升 之時刻未限定為局部感測啟動信號SE<〇>為「H」位準之期 間，即，時鐘信號CLK為「Η」位準之期間。 時鐘信號CLK2變成「Η」位準時，通用字線驅動器G16 將通用α字線HWD<〇>驅動至rH」位準。因而，在局部感測 =大為SA5<0>，Ν通道M0S電晶體Ν21及Ν22變成導通，按照 資料保持節點D180及D181之電位，將通用位元線對ΗΒΤ、 HBTC之一方放電至GNI)。 士又，在通用虛擬行HDC，通用字線HWD<〇>變成「H」位 準日守，N通道M0S電晶體N10變成導通，利用反相器G18，通 用感測啟動信號HS E變成「Η」位準。 以後之動作和實施例1 一樣。 °以上所示，若依據本實施例之SRAM，因局部感測 大器SA5包括閃鎖電路UT18〇，而且局部記憶電路和通用 :己憶電路按照不同之時鐘信號動作，可防止在通用記憶 —之處理未完了。又，也不必為了通用記憶電路之處理
完了而將時鐘頻率設為低速。 此外，將蚪鐘信號CLK2設為和時鐘信號CLK反相也
i t在此情況，可令局部記憶電路在時鐘信號CLK之「H ,ί之期間動作’令通用記憶電路在時鐘信號CLK之「L 位準之期間動作。 L
200412596 五、發明說明（32) 又，在設為3階層以上之構造之情況，將各階層之時 鐘之相位設為將下階之階層之時鐘之相位偏移的也可。在 此情況，可自下階之階層之記憶電路依次對自記憶體單元 所讀出之資料進行管路式處理。因可對各階層之記憶電路 之處理時間指派一個週期，不會來不及處理。於是，藉著 各階層之記憶電路依照各階層用之時鐘信號動作，可容易 的實現3階層以上之構造。 詳細說明了本發明，但這只是舉例表示，不是限定， 本發明之精神和範圍只受到附加之申請專利範圍限定，將 明白的理解之。 i
2075-5898-PF(Nl).ptd 第36頁 200412596 圖式簡單說明 圖 闇1 传矣 一 ’、表示本發明之實施例1之SRAM之主要部分之構造， 圖2係表不本發明之實施例1之局部感測放大器S A1之 構造圖。 (¾ 3传本 一 "'、衣示本發明之實施例1之通用感測放大器HSA之 構造圖。 圖 4 係 、用从祝明本發明之實施例i iSRAM之資料之讀出 動作之時序圖。 圖5係表示以往之SRAM之構造圖。 圖6係表不以往之局部感測放大器SA 〇之構造圖。ffl 7 # # -, 衣不本發明之實施例2之SR AM之主要部分之構造 圖。 圖8传矣 一 • ’、衣不本發明之實施例2之通用寫入驅動器HDR1之 構造圖。 圖9係表不本發明之實施例2之局部寫入驅動器DR0 構造圖。
之 造圖 圖1 0係表示本發明之實施例3 2SRAM之主要部分之構 ，11係表不本發明之實施例3之通用入驅 DR2 之構造圖。 m ^ f 1 2係表示本發明之實施例3之局部寫入驅動器帅2 稱造圖。 之 造圖 囷1 3係表示本發明之實施例4之sraM之主要部分之構
第37頁 200412596 圖式簡單說明 圖1 4係表示本發明之實施例4之具有寫入功能之局部 感測放大器S A 2之構造圖。 圖1 5係表示本發明之實施例5之SRAM之主要部分之構 造圖。 圖1 6係表示本發明之實施例5之具有寫入功能之局部 感測放大器S A 3之構造圖。 圖1 7係表示本發明之實施例6之SRAM之主要部分之構 造圖。 圖1 8係表示本發明之實施例6之局部寫入驅動器DR 3之 構造圖。 圖1 9係表示本發明之實施例6之具有寫入功能之局部 感測放大器SA4之構造圖。 圖2 0係表示本發明之實施例6之局部寫入驅動器DR 1 5 0 之構造圖。 圖21係表示本發明之實施例7之SRAM之主要部分之構 造圖。 圖2 2係表示本發明之實施例7之具有寫入功能之局部 感測放大器SA5之構造圖。 符號說明 Χ〈0〉〜Χ<η — 1> 第0方塊、 X<n>〜X<2n — 1 > 第 1 方塊、 G1 0、G1 1 字線驅動器、 BT<0>、BTC<0>.....BT<m - 1> 、BTC<m-l> 局部位
2075-5898-PF(Nl).ptd 第38頁 200412596 圖式簡單說明 . 元線對、 Y〈0>〜Y<m—1>行位址 T10〜T13 傳輸閘、 MA 記憶體單元陣列、 Μ 記憶體單元、 WD 字線、 HWD 通用字線、 ΒΤ、BTC局部位元線、 HBT、HBTC通用位元線、 DATA、DATAC局部資料線、 DBT虛擬位元線、 H D B T通用虛擬位元線、 SAO、SA1、SA2、SA3、SA4、SA5 局部感測放大器、 HSA通用感測放大器、 HDR1、HDR2、HDR3通用寫入驅動器、 DR0、DR1、DR150、DR1 51局部寫入驅動器、 DR200輸出用緩衝器、 DLY、DLY2 延遲電路、 DC虛擬行、 HDC通用虛擬行、 $ G1 0、G1 1字線驅動器、 G16、G17通用字線驅動器、 P10、P11、PI 2、PI 3、P20、P2 1、P25、P26、P30、 P31、P35、P36、P61、P 6 2、P6 3、P 6 4、P1 0 1、P102、
2075-5898-PF(Nl).ptd 第39頁 200412596 圖式簡單說明 P103 、P104 、P150 、P151 、P161 、P162 、P202 、P203 P 通· 道MOS電晶體、 NH10 > NH11 、N10 > Nil 、N20 、N21 、 N22 、 N25 、 N26 、N30 、N35 、N36 、N61 、 N62 、N63 、N64 、N101 、 N102 、N103 、N104 、N131 、N132 、N161 、N162 、N180 、 N181 、N182 、N183 、N201 、N202 N 通道MOS 電晶體、 ΤΙ 0、T11、Τ12 > ΤΙ 3、TG120 > TG121 傳輸閘、 LAT20、LAT30 放大&閃鎖電路、 LAT180 閂鎖電路、 61、63、G30、G31、G101、G122、G152 NAND 閘、 , 62 、102 、103 、104 、161 、181 、182 、201 、202 、 G14、G15、G18、G19、G123、G151、G155 反相器、 G131 、 G150 AND 閘、 G 1 3 0、G 1 3 2 0 R 閘 〇
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Claims (1)

  1. 200412596 六、申請專利範圍 1. 一種半導體記憶元件，包括： 感測放大器群，階層性的構成，用以自記憶體單元讀 出資料； 互補信號線群，連接下層之感測放大器和上層之感測 放大器；以及 控制電路，在互補信號線間之電位差達到電源電壓之 前，令和該互補信號線連接之下層之感測放大器對該互補 信號線之驅動停止，而且令和該互補信號線連接之上層之 感測放大器變成活化。 2. 如申請專利範圍第1項之半導體記憶元件，其中， 還包括寫入驅動器群，階層性的構成，用以向記憶體單元 寫入資料； 利用該互補信號線及寫入指示信號線連接下層之寫入 驅動器和上層之寫入驅動器； 上層之寫入驅動器在活化時向和該上層之寫入驅動器 連接之下層之互補信號線輸出寫入資料和其反相資料，而 且按照既定之邏輯值驅動下層之寫入指示信號線； 下層之寫入驅動器在和該下層之寫入驅動器連接之上 層之寫入指示信號線為該既定之邏輯值時變成活化。 3 ·如申請專利範圍第1項之半導體記憶元件，其中， 還包括寫入驅為器群，階層性的構成，用以向記憶體單元 寫入資料； 利用該互補信號線連接下層之寫入驅動器和上層之寫 入驅動器；
    2075-5898-PF(Nl).ptd 第41頁 200412596 六、申請專利範圍 上層之寫入驅動器在活化時向和該上層之寫入驅動器· 連接之下層之互補信號線之^方之信號線輸出寫入資料， 而且按照該下層之互補信號線之另一方之^號線在讀出時 變動之範圍以外之既定之電位驅動該另一方之信號線； 下層之寫入驅動器在該另一方之信號線為該既定之電 位時變成活化。 4 ·如申請專利範圍第3項之半導體記憶元件，其中， 該下層之寫入驅動器包括和該另一方之^號線連接之邏輯 元件；
    該邏輯元件在該另/方之信號線之電位位於在讀出時
    第一邏
    邏輯值。 5 ·如申請專利範圍第1項之半導體記憶元件，其中， 該感測放大器群所含之既定之感測放大器具有傳輸閘，設 於上層之互補信號線和下層之互補信说線之間； 在資料之寫入時，該傳輸閘變成導通。 6 ·如申請專利範圍第1項之半導體記憶元件，其中， 該感測放大器群所含之既定之感測放大器包括： 取入電路，取入和該既定之感’則放大裔連接之上層之
    互補彳& ϊ虎線之電位；及 N通道M0S電晶體，設於該電路和與該既定之感测放 器連接之下層之互補信號線之間； f : Ϊ ϋ入時’刻通道M0S電晶體變成導诵 7 ·如申凊專利笳囹货 又从净通。 扪乾圍第1項之半導體記憶元件，其中
    2075-5898-PF(Nl).ptd 第42頁 200412596 六、申請專利範圍 在資料之寫入 補信號線； 和該既定 括： 放大電路 P通道M0S 號線之間； 在資料之 既定之互補信 電晶體變成不 放大電路所取 動和該既定之 之下層之互補 8·如申請 該感測放大器 放大電路 閂鎖電路 號線連接； 該放大電 互補信號線之 電路輸出該放 該閂鎖電 號之時序，按 信號線。 時，按照比電源電壓小之振幅驅動既定之互· 之 互補信號線連接之下層之感測放大器包 ’將該既疋之互補信號線之電位放大；及 電晶體，設於該放大電路和該既定之互補信 寫入時 號線之 導通， 入之該 互補信 信號線 專利範 群所含 ’和下 ’和該 路在依 電仇後 大後之 &在依 照閂鎖 ’該P通道M0S電晶體變成導通，將該 電位取入該放大電路後，該Ρ通道M0S 而且按照電源電壓之邏輯振幅將用該 電位放大後，依照該放大後之電位驅 號線連接之下層之感測放大器所連接 〇 圍第1項之半導體記憶元件，其中， 之既定之感測放大器包括： 層之互補信號線連接；及 放大電路連接，而且和上層之互補信
    照第一時鐘信號之時序取入該下層之 ’將該所取入之電位放大，向該閃鎖4電位； 照和第一時鐘信號不同之第二時鐘信 之該放大後之電位驅動該上層之互補
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    第43頁
    200412596 六、申請專利範圍 9 ·如申請專利範圍第8項之半導體記憶元件，其中， 在依照第二時鐘信號之時序將和該既定之感測放大器連接 之上層之互補信號線預充電； 比該既定之感測放大器上層之感測放大器在依照第二 時鐘信號之時序變成活化。
    2075-5898-PF(Nl).ptd 第44頁
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