TW200408012A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
TW200408012A
TW200408012A TW092117082A TW92117082A TW200408012A TW 200408012 A TW200408012 A TW 200408012A TW 092117082 A TW092117082 A TW 092117082A TW 92117082 A TW92117082 A TW 92117082A TW 200408012 A TW200408012 A TW 200408012A
Authority
TW
Taiwan
Prior art keywords
insulating film
film
semiconductor substrate
transistor
side wall
Prior art date
Application number
TW092117082A
Other languages
English (en)
Inventor
Yoshinori Okumura
Shuichi Ueno
Haruo Furuta
Original Assignee
Renesas Tech Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Tech Corp filed Critical Renesas Tech Corp
Publication of TW200408012A publication Critical patent/TW200408012A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

200408012 玫、發明說明： 【發明所屬之技術領域】 本& 日月係關於一種包含 M0S(Metal Oxide Semiconductor : t屬氧化物半導體）電晶體或配線等之半導體裝置及其製 造方法。 【先前技術】 & & ’藉由在半導體基板内而進行雜質植入或者是在半 導體基板之表面上而形成絕緣膜或導電膜，以便於製造包 含M0S電晶體或配線等之半導體裝置。 此外’作為關於本申請發明之先前技術文獻資訊，係有 以下者。 (專利文獻1 ) 曰本專利特開2 0 0 0 - 3 5 3 8 0 3號公報 (專利文獻2 ) 曰本專利特開2 0 0 2 - 2 3 1 8 2 1號公報 (非專利文獻1 ) K.Imai et al·， 「CMOS device optimization for system-on-a-chip applications(單晶片系統應用之互補 式金屬氧化物半導體元件之最適當化）」，（美國），iedm， 2000,ρ·455-458 (非專利文獻2 ) H. Watanabe e t a 1 . ,「Novel(新的）〇·44//πι2 Ti-Salicide(石夕 i呂化物）STI Cell(單元）Technology(技 術）for high-Density(高密度）NOR Flash(快閃） 312/發明說明書(補件)/92_〇9/92117〇82 200408012
Memorie<?r^3 比喊、 、石己憶體）and Performance(性合t、 )匕 ^ ) EmbeddedC-^ 二 APPUCati〇n(應用）」，（美國），IEDM，i9 Μ. 【發明内容】 (發明所欲解決之問題） 成為Μ 〇 S電晶體之源極/汲極區域 化層，係一般由 :域和更加高於此之雜質濃度之高區域所構成。其 中Ν雜質濃度區域係藉由在延伸區域之形成後，於問極 側方’設置側壁絕緣膜，以閘極和側壁絕緣膜，作為罩幕， 進行雜暂4士 植入’以便於形成高雜質濃度區域。因此，形成 面雜質滚度區域之位置係藉由電晶體之通道方向上之側壁 絕緣膜之形成幅寬而規定。 一般而言’在使用於 SRAM(Static Rand〇m Access Memory :靜態隨機存取記憶體）等之記憶單元之M〇s電晶 體’ 一直到閘極附近為止，形成高雜質濃度區域廣泛地分 布。用以降低源極/汲極區域之電阻值之緣故。因此，側 壁絕緣膜之形成幅寬係設計成為小值。 另一方面，在使用於耐高壓電路部之M0S電晶體，比起 記憶單元用M0S電晶體之情況，還形成高雜質濃度區域， 更加遠離閘極。在耐高壓電路部，為了防止所謂稱為 GIDL(Gate Induced Drain Leakage:閘感應汲極、;戈漏）生 成之現象（在對於閘施加兩電壓時、穩定地存在於沒極區域 之原子係分解成為正孔和電子而在汲極一基板間來流動漏 電流之現象），因此，最好是高雜質濃度區域遠離閘極。所 以，側壁絕緣膜之形成幅寬係設計成為大值。 7 312/發明說明書(補件)/92-09/92117082 200408012 但是，也有在1個半導體基板上而一起形成記憶單元用 M0S電晶體和财而壓電路部用M0S電晶體之情況。在該情 況下，一般係不增加步驟數目，藉由同樣步驟而形成兩種 M0S電晶體，側壁絕緣膜之形成幅寬係規定成為一種狀 況。也就是說，側壁絕緣膜之形成幅寬係設定成為配合任 何一個M0S電晶體之值。一般係採用優先在耐高壓電路部 之汲極耐壓確保而適合於耐高壓電路部用M0S電晶體之側 壁絕緣膜之形成幅寬。 但是，正如前面欽述，本來係最好是在記憶單元用Μ 0 S 電晶體，使得側壁絕緣膜之形成幅寬變小，接著，在耐高 壓電路部用M0S電晶體，使得側壁絕緣膜之形成幅寬變大。 此外，藉由共享（shared)接觸栓塞而使得在半導體基板 内來進行雜質植入所形成之源極/汲極區域等之活化層和 其附近之半導體基板上之所形成之配線，成為短路。此時， 正如專利文獻1之圖2 3所示，也有除去設置在配線側方之 側壁絕緣膜之情況。 在該側壁絕緣膜之除去時，有以下之問題發生。也就是 說，在側壁絕緣膜下，雜質之植入量變少，因此，成為雜 質濃度稀薄之活化層，容易使得該部分之活化層和共享接 觸栓塞間之接觸電阻值變高。此外，由於側壁絕緣膜除去 時之蝕刻而使得側壁絕緣膜下之部分之半導體基板，容易 受到損傷，因此，不明確地形成活化層和半導體基板間之 P N接面，使得接面漏電流增大。 因此，本發明之課題係適合將記憶單元用電晶體和耐高 8 312/發明說明書(補件)/92-09/92117082 200408012 壓電路部用電晶體形成在1個半導體基板上，此外，還提 供一種成為除去共享接觸栓塞部分之側壁絕緣膜之構造而 電特性劣化少的半導體裝置及其製造方法。 (解決問題之手段） 申請專利範圍第1項所記載之發明，係一種半導體裝置 之製造方法，係具備：（a)在半導體基板上，形成導電膜之 步驟；（b )藉由光微影技術和蝕刻~技術而對於前述導電膜， 進行圖案處理之步驟；（c)在前述半導體基板表面中之圖案 處理之前述導電膜附近，進行雜質植入，形成第1活化層 之步驟；（d )在前述半導體基板之表面，形成層間絕緣膜之 步驟；（e )藉由光微影技術和蝕刻技術而將曝露前述第1 活化層和前述導電膜兩者之接觸孔，形成在前述層間絕緣 膜内之步驟；以及，（f)在曝露於前述接觸孔内之前述半導 體基板之表面，進行雜質植入，形成第2活化層之步驟。 申請專利範圍第3項所記載之發明，係一種半導體裝 置，係具備：半導體基板、包含形成於前述半導體基板上 之第1閘極、形成於前述半導體基板上之前述第1閘極側 方之第1側壁絕緣膜及形成於前述半導體基板内之第1源 極/汲極活化層之第1電晶體以及包含形成於前述半導體 基板上之第2閘極、形成於前述半導體基板上之前述第2 閘極側方之第2側壁絕緣膜及形成於前述半導體基板内之 第2源極/汲極活化層之第2電晶體；此外，構成前述第 2侧壁絕緣膜之絕緣膜層數，係更加多於構成前述第1側 壁絕緣膜之絕緣膜層數，藉此而使得前述第2電晶體通道 9 312/發明說明書(補件)/92-09/92117082 200408012 方向之前述第2側壁絕緣膜之幅寬，更加大於前述第1電 晶體通道方向之前述第1側壁絕緣膜之幅寬。 【實施方式】 (實施形態1 ) 本實施形態係在共享接觸栓塞形成部位中之除去側壁絕 緣膜之部分來進行追加之雜質植入之半導體裝置之製造方 法。此外，在本實施形態之半導體裝置之製造方法，在耐 高壓電路部，沉積絕緣膜，而形成寬幅之側壁絕緣膜。藉 此而在記憶單元部用M0S電晶體，使得側壁絕緣膜之形成 幅寬變小，接著，在耐高壓電路部用M0S電晶體，使得側 壁絕緣膜之形成幅寬變大。 圖1〜圖7係顯示本實施形態之半導體裝置之製造方法 之圖。以下，使用這些圖而說明本實施形態。 首先，在參照圖1而進行說明時，準備區分成為耐高壓 電路部A R 1、記憶單元部A R 2和記憶單元周邊電路部A R 3 之矽基板等之半導體基板1。此外，在半導體基板1整體， 植入硼等之P型雜質離子。 接著，將用以絕緣隔離各個元件之元件隔離區域2、2 a， 形成在半導體基板1表面之各個既定區域。元件隔離區域 2、2 a係藉由氧化矽膜等之絕緣膜所形成。然後，在耐高 壓電路部A R 1、記憶單元部A R 2和記憶單元周邊電路部A R 3 之各部，在應該形成N通道型M0S電晶體之區域，植入硼 等之P型雜質，在應該形成P通道型M0S電晶體之區域， 植入磷或砷等之N型雜質離子。藉此而使得N型井3 a、3 b 10 312/發明說明書(補件)/92-09/92】17082 200408012 和P型井3 c形成在各個區域。 此外，可以在雜質離子之植入時，藉由光微影技術而使 得光阻劑，圖案處理成為要求之形狀，以圖案處理之光阻 劑，作為罩幕，並且，對於所要求之部位，進行離子植入。 即使是在以下所記述之其他之雜質離子植入時，也是相同 的。 此外，在圖1〜圖7，為了簡化圖示，因此，在耐高壓 電路部A R1和記憶單元部A R 2，僅顯示N型井部分，在記 憶單元周邊電路部A R 3，僅顯示P型井部分。但是，當然 在耐高壓電路部A R1和記憶單元部A R 2，也形成P型井， 在記憶單元周邊電路部AR3，也形成N型井。接著，可以 在P型井上，形成N通道M0S電晶體，在N型井上，形成 P通道M0S電晶體。 接著，在元件隔離區域2、2 a之形成部位以外之半導體 基板1表面，施加熱氧化處理，形成閘絕緣膜5 a〜5 c。然 後，在半導體基板1之整個面，藉由例如CVD(Chemical V a ρ 〇 r D e ρ 〇 s i t i ο η :化學氣相沉積）法而形成多晶石夕膜等之 導電膜，藉由光微影技術和蝕刻技術而圖案處理成為要求 之形狀。藉此而形成閘極6 a、6 b、6 d和配線6 c。此外， 配線6 c係成為在元件隔離區域2 a上而搭載其一部分之形 狀，當然，不一定必須成為此種形狀。
此外，可以在前述多晶矽膜之圖案處理前，於多晶矽膜 中，分別在P型井上之成為閘極和配線之部分，植入P型 雜質離子，在N型井上之成為閘極和配線之部分，植入N 11 312/發明說明書(補件)/92-09/927082 200408012 型雜質離子。如果這樣的話，閘極6 a、6 b和配線6 c係成 為N +摻雜之多晶矽閘，閘極6 d係成為P +摻雜之多晶矽閘。 接著，在記憶單元部A R 2和記憶單元周邊電路部A R 3， 以元件隔離區域2、2a和閘極6b、6d以及配線6c，作為 罩幕，並且，形成延伸區域4 a〜4 d。更加詳細地說，在兩 個區域，於P通道M0S電晶體之形成區域，植入P型雜質 離子，形成P_延伸區域4a、4b。另一方面，在N通道M0S 電晶體之形成區域，植入N型雜質離子，形成N_延伸區域 4 c、4 d。此外，在該步驟，於耐高壓電路部A R 1之整個面， 形成光阻劑，防止雜質離子植入至耐高壓電路部A R1。 接著，涵蓋半導體基板1之表面整個面，例如藉由C V D 法而形成氧化矽膜7，以便於覆蓋半導體基板1、閘極6 a、 6 b、6 d和配線6 c。 接著，在參照圖2而進行說明時，涵蓋半導體基板1之 表面整個面，在氧化矽膜7上，例如藉由C V D法而還形成 氮化矽膜8，以便於覆蓋半導體基板1、閘極6 a、6 b、6 d 和配線6 c。 此外，在氮化石夕膜8下而形成氧化石夕膜7之理由，係氮 化矽膜8用以緩和施加在半導體基板1之應力。因此，氧 化矽膜7係並非必要，最好是形成用以防止元件特性之劣 化。 接著，在記憶單元部AR2和記憶單元周邊電路部AR 3， 呈選擇性地對於氮化矽膜8和氧化矽膜7，進行深蝕刻。 藉此而在兩個區域，形成：包含氮化矽膜8 a和氧化矽膜 12 312/發明說明書(補件)/92-09/92117082 200408012 7 a之側壁絕緣膜1 0 a、包含氮化矽膜8 b和氧化石 側壁絕緣膜1 0 b、以及包含氮化矽膜8 c和氧化石夕 側壁絕緣膜1 0 c。此外，在該步驟，於耐高壓電 之整個面，形成光阻劑，在耐高壓電路部A R1， 絕緣膜之形成。 接著，在記憶單元部A R 2和記憶單元周邊電路 呈選擇性地以閘極6 b、6 d和配線6 c以及側壁絕 〜10c，作為罩幕，並且，進行雜質植入。藉此而 基板1内，形成源極/汲極活化層9 a〜9 d，形成 用電晶體T R1和記憶單元周邊電路用電晶體T R 2 更加詳細地說，在兩個區域，於側壁絕緣膜1 之形成後，在P通道Μ 0 S電晶體之形成區域，植 質離子，形成Ρ +源極/汲極活化層9 a、9 b。另， 在側壁絕緣膜1 0 c之形成後，於N通道Μ 0 S電晶 區域，植入Ν型雜質離子，形成Ν +源極/汲極活 9 d。此外，即使是在該步驟，也在耐高壓電路部 個面，形成光阻劑，在耐高壓電路部A R1，防止 極活化層之形成。 接著，在半導體基板1之整個面，例如藉由減: 成Ti或Co之金屬膜，並且，還在其上面，例如 法而形成TiN膜。 接著，在氮氣環境中，進行退火處理，使得金 膜和石夕材料發生反應，在閘極6 b、6 d和配線6 c /汲極活化層9 a〜9 d上，分別形成矽化物層11 , 312/發明說明書(補件)/92-09/92117082 膜7b之 膜7c之 路部A R 1 防止側壁 部 AR3， 緣膜1 0 a 在半導體 記憶單元 〇 Oa 、 10b 入P型雜 一方面， 體之形成 化層9 c、 AR1之整 源極/汲 鑛法而形 藉由濺鍍 屬膜、TiN 以及源極 a 〜1 1 d、 13 200408012 1 2 a〜1 2 c。然後，呈選擇性地除去未反應之金屬膜和T i N 膜。此外，即使是在該步驟，也在耐高壓電路部A R1之整 個面，形成光阻劑，在耐高壓電路部A R1，防止矽化物層 之形成。 在金屬膜上設置T i N膜之理由係用以抑制T i或C 〇之金 屬膜過剩地進行矽化物化。如果不設置T i N膜的話，則T i 或C 〇之金屬膜之矽化物化反應容易成為過剩而形成矽化 物層11a〜lid、12a〜12c變厚。 接著，在參照圖3而進行說明時，涵蓋半導體基板1之 表面整個面，分別例如藉由CVD法而沉積及形成氮化矽膜 1 3和氧化矽膜1 4，以便於覆蓋耐高壓電路部A R 1之氮化矽 膜8以及記憶單元部AR2和記憶單元周邊電路部AR3之整 個面。 此外，在氧化石夕膜1 4下而形成氮化石夕膜1 3之理由，係 由於在記憶單元部A R 2和記憶單元周邊電路部A R 3，使用 氮化矽膜，來作為在後面形成層間絕緣膜而使得接觸孔成 為開口狀時之蝕刻阻止膜之緣故。因此，氮化矽膜1 3係並 非必要，但是，具有製程上之優點，結果，最好是形成氮 化砍膜。 接著，在耐高壓電路部AR 1，呈選擇性地對於氧化矽膜 7、氮化矽膜8、氮化矽膜1 3和氧化矽膜1 4之沉積構造， 進行深触刻。藉此而正如圖4所示，在閘極6 a之側方，形 成包含氧化矽膜7d、氮化矽膜8d、13a和氧化矽膜14a之 側壁絕緣膜1 0 d。此外，在該步驟，在記憶單元部A R 2和 14 312/發明說明書(補件)/92-09/92117082 200408012 .記憶單元周邊電路部AR3之整個面，形成光阻劑，在記憶 單元部A R 2和記憶單元周邊電路部A R 3，防止對於氮化矽 膜1 3和氧化石夕膜1 4之深钱刻。 接著，在耐高壓電路部A R1，呈選擇性地以閘極6 a和側 壁絕緣膜1 0 d，作為罩幕，並且，進行二階段之雜質植入。 也就是說，進行延伸區域之形成和源極/汲極活化層之形 成。猎此而在半導體基板1内’形成耐南壓電路部用電晶 體 TR3。 更加詳細地說，在耐高壓電路部A R1，於P通道Μ 0 S電 晶體之形成區域，植入Ρ型雜質離子，形成Ρ —延伸區域 4 e、4 f。然後，提高濃度而植入Ρ型雜質離子，形成收納 在P _延伸區域4 e、4 f之形成區域内之P +源極/汲極活化 層9e、9f。就耐高壓電路部AR1之N通道M0S電晶體而言， 並無進行圖示，但是，相同於P通道M0S電晶體之情況， 能夠以閘極和側壁絕緣膜，作為罩幕，並且，進行二階段 之N型雜質離子之植入。 此外，即使是在該步驟，在記憶單元部AR2和記憶單元 周邊電路部AR3之整個面，形成光阻劑，在記憶單元部AR2 和記憶單元周邊電路部A R 3，防止延伸區域和源極/汲極 活化層之形成。 此外，在耐高壓電路部A R1之Μ 0 S電晶體，於閘極和源 極/沒極活化層，並無進行碎化物層之形成，但是，該理 由係用以防止起因於矽化物層形成所造成之漏電流之發 生。 15 312/發明說明書(補件)/92-09/92117082 200408012 接著，在參照圖5而進行說明時，於半導體基板1之表 面，‘藉由CVD法而形成例如由氧化石夕膜所構成之層間絕緣 膜1 5。此外，層間絕緣膜1 5之表面係進行C Μ P ( C h e m i c a 1 Mechanical Polishing:化學氣相拋光）處理等而進行平坦 化。 此外，在本實施形態，藉由共享接觸栓塞而使得記憶單 元部A R 2中之P +源極/沒極活化層9 b和配線6 c，成為短 路。因此，藉由光微影技術和蝕刻技術而使得曝露P +源極 /沒極活化層 9 b和配線6 c兩者之接觸孔1 5 a，形成在層 間絕緣膜1 5内。 此外，在接觸孔1 5 a之開口時，也同時除去其下層之氧 化矽膜1 4。此外，可以藉由適當地選擇蝕刻劑或蝕刻時之 溫度條件，而使得對於構成層間絕緣膜1 5之氧化矽膜具有 蝕刻選擇性之氮化矽膜1 3，發揮作為蝕刻阻止膜之功能。 接著，即使是就氮化矽膜1 3和曝露於接觸孔1 5 a内之 側壁絕緣膜1 0 b而言，也藉由蝕刻而除去。在該情況下， 為了也可以除去構成側壁絕緣膜1 0 b之氮化矽膜8 b和氧化 矽膜7b之某個，為了在兩者間，不具有蝕刻選擇性，因此， 可以適當地選擇蝕刻劑或蝕刻時之溫度條件。在該情況 下，可以使得矽化物層1 1 b、1 2 b和P +源極/汲極活化層 9 b，發揮作為蝕刻阻止膜之功能。 接著，在曝露於接觸孔15a内之半導體基板1表面中之 配線6 c所鄰接之部分，進行P型雜質離子之植入，重疊於 P +源極/沒極活化層9 b，形成新的P +活化層1 6。此外， 16 312/發明說明書(補件)/92-09/92117082 200408012 P +活化層1 6係可以不一定重疊於P +源極/汲極活化層9 b 所形成，可以至少接合在P +源極/汲極活化層 9 b。 接著，正如圖6所示，使得連接在各個源極/汲極活化 層9 a、9 c〜9 f之接觸孔1 5 b〜1 5 f，藉由光微影技術和蝕 刻技術，而形成在層間絕緣膜1 5内。此外，在接觸孔1 5 d 〜1 5 f之開口時，也相同於接觸孔1 5 a之情況，可以藉由 適當地選擇蝕刻劑或蝕刻時之温度條件，而使得對於構成 層間絕緣膜1 5之氧化矽膜具有蝕刻選擇性之氮化矽膜 1 3，發揮作為蝕刻阻止膜之功能。 接著，在參照圖7而進行說明時，在層間絕緣膜1 5之 表面以及接觸孔1 5 a〜1 5 f内之底面和側面，藉由錢鑛法或 CVD法而形成Ti等之金屬膜，並且，在其上面，藉由濺鍍 法或CVD法而形成TiN膜。 接著，在氨氣環境中，進行退火處理，使得金屬膜、T i N 膜和矽材料發生反應，在耐高壓電路部A R 1之P +源極/汲 極活化層9 e、9 f中之曝露於接觸孔1 5 b、1 5 c之部分上， 形成矽化物層1 1 e、1 1 f。此外，雖然並無進行圖示，但是， 此時，即使是在耐高壓電路部A R1之N通道Μ 0 S電晶體， 也是相同的，在Ν +源極/汲極活化層中之曝露於接觸孔之 部分上，形成矽化物層。 此外，此時，也在曝露於接觸孔1 5 a内之Ρ +活化層1 6 表面中之未矽化物化部分和配線6 c側面之未矽化物化部 分，同樣形成矽化物層。藉此而連接已經形成之矽化物層 1 1 b和形成在新的P +活化層1 6表面上之石夕化物層，一直 17 312/發明說明書(補件)/92-09/92117082 200408012 到配線6 c之鄰接部分為止，擴大矽化物層1 1 b之區域，連 接已經形成之矽化物層1 2 b和形成在新的配線6 c側面部分 上之矽化物層，一直到半導體基板1之表面部分為止，擴 大矽化物層1 2 b之區域。 此外，在底面已經形成石夕化物層之其他接觸孔1 5 d〜 1 5 f，幾乎不發生矽化物化反應。 在氨氣環境中而對於T i金屬膜進行退火時，變化成為 T i N膜，因此，在接觸孔1 5 a〜1 5 f之側面和層間絕緣膜1 5 之表面，形成T i N膜。在此，如果不在層間絕緣膜1 5之表 面而施加C Μ P處理的話，則僅在接觸孔1 5 a〜1 5 f之側面， 殘留T i N膜1 7 a〜1 7 f。 此外，為了取代T i，因此，可以採用C 〇，來作為金屬 膜，但是，在該情況下，可以在Ar環境中，進行退火處理。 在該情況下，石夕化物層lie、Ilf等之半導體基板1之表面 或配線6 c之側面係可以成為矽化物化，接觸孔1 5 a〜1 5 f 之側面和層間絕緣膜1 5之表面之C 〇係仍然成為未反應狀 態。因此，未反應之C 〇係藉由既定藥液（能夠殘留C 〇矽化 物）所除去，再藉由濺鍍法或CVD法而形成TiN膜。接著， 如果不在層間絕緣膜1 5之表面而施加C Μ P處理的話，則僅 在接觸孔15a〜15f之側面，殘留TiN膜17a〜17f。 接著，藉由濺鍍法或CVD法而形成W等之金屬膜，充分 地埋入至接觸孔1 5 a〜1 5 f内。接著，在層間絕緣膜1 5之 表面，施加CMP處理，成為平坦化，在接觸孔1 5a〜1 5f 内，形成接觸栓塞1 8 a〜1 8 f。 18 312/發明說明書(補件)/92-09/92117082 200408012 接著，在平坦化之層間絕緣膜1 5之表面，沉積T i N膜 和W等之金屬膜。接著，藉由光微影技術和蝕刻技術而對 於該沉積膜，進行圖案處理，形成由T i N膜1 9 a〜1 9 f和金 屬膜2 0 a〜2 0 f之各個沉積構造所構成之配線。 如果藉由本實施形態之半導體裝置之製造方法的話，則 形成曝露P +源極/沒極活化層9 b和配線6 c兩者之接觸孔 1 5 a，在曝露於接觸孔1 5 a内之半導體基板1表面中之鄰接 於配線6 c之部分，形成至少接合於P +源極/汲極活化層 9 b之P +活化層1 6。因為形成P +活化層1 6，所以，可以 在接觸孔15a内而埋入W等之金屬膜並且形成導通至P + 源極/没極活化層9 b和配線6 c兩者之共享接觸栓塞1 8 a 時，更加減低共享接觸栓塞1 8 a和P +源極/沒極活化層 9 b間之接觸電阻。 此外，在本實施形態，於接觸孔1 5 a之形成時，除去側 壁絕緣膜1 0 b。在側壁絕緣膜1 0 b之除去時，側壁絕緣膜 1 0 b下之部分之半導體基板1係容易受到損傷，但是，在 本實施形態，由於形成P +活化層1 6，因此，可以規定作 為P +源極/汲極活化層9 b和P +活化層1 6成為一體之新 的活化層。可以藉此而明確地形成活化層和半導體基板1 間之P N接面，能夠減低半導體基板1之損傷對於電特性所 造成之影響。結果，能夠抑制接面漏電流之增大，即使是 除去共享接觸栓塞部分之側壁絕緣膜之構造，也得到電特 性劣化少之半導體裝置。 此外，如果藉由本實施形態之半導體裝置之製造方法的 19 312/發明說明書(補件)/92-09/92117082 200408012 話，則能夠製造耐高壓電路部A R 1之Μ 0 S電晶體T R 3以及 記憶單元部A R 2和記憶單元周邊電路部A R 3之Μ 0 S電晶體 T R 1、T R 2。此外，側壁絕緣膜1 0 a〜1 0 c係對於氮化矽膜8 進行深蝕刻所形成，側壁絕緣膜1 0 d係對於氮化矽膜8和 氧化矽膜1 4之沉積構造進行深蝕刻所形成。 因此，還沉積氧化矽膜1 4之側壁絕緣膜1 0 d之方面， 係可以成為幅寬比較更加寬於側壁絕緣膜1 0 a〜1 0 c，能夠 在Μ 0 S電晶體T R 3和Μ 0 S電晶體T R 1、T R 2間，改變側壁絕 緣膜之形成幅寬。也就是說，可以將包含側壁絕緣膜1 0 d 之Μ 0 S電晶體T R 3，採用在耐高壓電路部用，將包含側壁 絕緣膜1 0 a、1 0 c之Μ 0 S電晶體T R 1、T R 2，採用在記憶單 元用，能夠實現適合將記憶單元用電晶體和耐高壓電路部 用電晶體形成在1個半導體基板上之半導體裝置之製造方 法。 也就是說，如果藉由本實施形態之半導體裝置的話，則 側壁絕緣膜1 0 d之幅寬係更加大於側壁絕緣膜1 0 a〜1 0 c 之幅寬，因此，比起在Μ 0 S電晶體T R 1、T R 2，則在電晶體 T R 3，能夠使得源極/汲極活化層，形成在由閘極開始之更 加遠之位置上。因此，得到適合將記憶單元用電晶體和耐 高壓電路部用電晶體形成在1個半導體基板上之半導體裝 置。 此外，如果藉由本實施形態之半導體裝置之製造方法的 話，則採用氮化矽膜8和氧化矽膜1 4，來作為側壁絕緣膜 之材料。可防止金屬原子等之移動之氮化矽膜係也包含在 20 312/發明說明書(補件)/92-09/92117082 200408012 側壁絕緣膜1 0 a〜1 0 d之某個，因此，可以防止金屬原子由 連接在各個源極/汲極活化層之接觸栓塞1 8 a〜1 8 f侵入 至各個電晶體之閘極。 此外，構成側壁絕緣膜1 0 a〜1 0 d之氮化矽膜8 a〜8 d係 對於成為氧化矽膜之層間絕緣膜1 5，具有蝕刻選擇性，因 此，在各個接觸孔形成於層間絕緣膜1 5時，即使是發生對 準偏差，也不容易除去側壁絕緣膜1 0 a〜1 0 d。 另一方面，在側壁絕緣膜1 0 d，藉由將氧化矽膜1 4 a沉 積在氮化矽膜8 d而成為寬幅。因此，側壁絕緣膜1 0 d之沉 積部分係成為相同於層間絕緣膜1 5之同樣材料，在層間絕 緣膜1 5内而形成各個接觸栓塞時，也能夠同時除去側壁絕 緣膜10d之氧化石夕膜14a之部分。像這樣，在对高壓電路 部AR1而接近及配置複數個MOS電晶體之情況下，即使是 進行微細化而使得閘極間之距離變短，也容易在閘極間， 形成接觸栓塞。 (實施形態2 ) 本實施形態係實施形態1之半導體裝置之製造方法之變 化例，即使是在耐高壓電路部A R1，也藉由形成相同於記 憶單元部A R 2和記憶單元周邊電路部A R 3之側壁絕緣膜 1 0 a〜1 0 c之同樣構造之側壁絕緣膜，在該側壁絕緣膜上， 還沉積絕緣膜，對於這個，進行深蝕刻，而形成耐高壓電 路部A R 1用之側壁絕緣膜。 首先，相同於實施形態1之情況，準備圖1所示之構造。 接著，涵蓋半導體基板1之表面整個面，例如藉由CVD法
312/發明說明書(補件)/92-09/92117082 21 200408012 而在氧化矽膜7上，還形成氮化矽膜8，以便於 體基板1、閘極6 a、6 b、6 d和配線6 c。 接著，在參照圖8而進行說明時，在耐高壓電； 記憶單元部A R 2和記憶單元周邊電路部A R 3之全 對於氮化矽膜8和氧化矽膜7，進行深蝕刻。藉 部區域，形成：包含氮化石夕膜8 a和氧化碎膜7 a 緣膜1 0 a、包含氮化矽膜8 b和氧化矽膜7 b之側 1 0 b、包含氮化矽膜8 c和氧化矽膜7 c之側壁絕、; 以及包含氮化矽膜8 e和氧化矽膜7 e之側壁絕緣 接著，在記憶單元部AR2和記憶單元周邊電路 呈選擇性地以閘極6 b、6 d和配線6 c以及側壁絕 〜1 0 c，作為罩幕，並且，進行雜質植入。藉此而 基板1内，形成源極/没極活化層9 a〜9 d，形成 用電晶體TR1和記憶單元周邊電路用電晶體TR 2 更加詳細地說，在兩個區域，於側壁絕緣膜1 之形成後，在P通道M0S電晶體之形成區域，植 質離子，形成P +源極/沒極活化層9 a、9 b。另· 在側壁絕緣膜1 Oc之形成後，於N通道M0S電晶 區域，植入N型雜質離子，形成N +源極/沒極活 9d。此外，即使是在該步驟，也在耐高壓電路部 個面，形成光阻劑，在耐高壓電路部A R1，防止 極活化層之形成。 接著，在半導體基板1之整個面，例如藉由滅 成Ti或Co之金屬膜，並且，還在其上面，例如 312/發明說明書(補件)/92-09/92117082 覆蓋半導 洛部AR1 、 部區域， 此而在全 之側壁絕 壁絕緣膜 緣膜1 Oc、 膜 1 0 e 〇 部 AR3， 緣膜1 0 a 在半導體 記憶單元 〇 Oa 、 10b 入P型雜 一方面， 體之形成 化層9 c、 AR1之整 源極/汲 鍍法而形 藉由藏鑛 22 200408012 法而形成T i N膜。 接著，在氮氣環境中，進行退火處理，使得金屬膜、T i N 膜和石夕材料發生反應，在閘極6 b、6 d和配線6 c以及源極 /沒極活化層9 a〜9 d上，分別形成石夕化物層1 1 a〜1 1 d、 1 2 a〜1 2 c。然後，呈選擇性地除去未反應之金屬膜和T i N 膜。此外，即使是在該步驟，也在耐高壓電路部A R1之整 個面，形成光阻劑，在耐高壓電路部A R1，防止矽化物層 之形成。 接著，涵蓋半導體基板1之表面整個面，分別例如藉由 C V D法而沉積及形成氮化矽膜1 3和氧化矽膜1 4，以便於覆 蓋耐高壓電路部A R1之氮化矽膜7以及記憶單元部A R 2和 記憶單元周邊電路部AR3之整個面。 接著，在耐高壓電路部A R 1，呈選擇性地對於氮化矽膜 1 3和氧化石夕膜1 4之沉積構造，進行深餘刻。藉此而正如 圖9所示，在閘極6 a之側方，形成包含氧化石夕膜7 e、氮 化石夕膜8 e、1 3 b和氧化碎膜1 4 b之側壁絕緣膜1 0 f。此外， 在該步驟，在記憶單元部A R 2和記憶單元周邊電路部A R 3 之整個面，形成光阻劑，在記憶單元部AR2和記憶單元周 邊電路部A R 3，防止對於氮化矽膜1 3和氧化矽膜1 4之深 餘刻。 接著，在耐高壓電路部A R 1，呈選擇性地以閘極6 a和侧 壁絕緣膜1 0 f，作為罩幕，並且，進行二階段之雜質植入。 也就是說，進行延伸區域之形成和源極/汲極活化層之形 成。藉此而在半導體基板1内，形成耐高壓電路部用電晶 23 312/發明說明書(補件)/92-09/92117082 200408012 體 TR3。 更加詳細地說，在对高壓電路部A R1，於P通道Μ 0 S電 晶體之形成區域，植入Ρ型雜質離子，形成Ρ_延伸區域 4 e、4 f。然後，提高濃度而植入Ρ型雜質離子，形成收納 在P _延伸區域4 e、4 f之形成區域内之P +源極/汲極活化 層9e、9f。就耐高壓電路部AR1之N通道M0S電晶體而言， 並無進行圖示，但是，相同於P通道M0S電晶體之情況， 能夠以閘極和側壁絕緣膜，作為罩幕，並且，進行二階段 之N型雜質離子之植入。 此外，即使是在該步驟，在記憶單元部A R 2和記憶單元 周邊電路部A R 3之整個面，形成光阻劑，在記憶單元部A R 2 和記憶單元周邊電路部A R 3，防止延伸區域和源極/汲極 活化層之形成。 接著，在參照圖1 0而進行說明時，於半導體基板1之 表面，藉由C V D法而形成例如由氧化石夕膜所構成之層間絕 緣膜1 5。此外，層間絕緣膜1 5之表面係進行CMP處理等 而進行平坦化。 然後，相同於實施形態1之情況，藉由光微影技術和蝕 刻技術，而使得接觸孔1 5 a形成在層間絕緣膜1 5内。接著， 藉由蝕刻而除去側壁絕緣膜1 0 b。此外，也重疊於P +源極 /沒極活化層9 b而形成新的P +活化層1 6。 接著，正如圖1 1所示，使得接觸孔1 5 b〜1 5 f，藉由光 微影技術和蝕刻技術，而形成在層間絕緣膜1 5内。此外， 正如圖1 2所示，相同於實施形態1之情況，形成矽化物層 24 312/發明說明書(補件)/92-09/921丨70S2 200408012 lie、 Ilf、 TiN 膜 17a〜17f、接觸栓塞 18a〜18f、 TiN 膜 19a〜19f和金屬膜20a〜20f。 即使是在本實施形態，還沉積氮化矽膜1 3 b和氧化矽膜 1 4 b之沉積構造之側壁絕緣膜1 0 f之方面，係可以成為幅 寬比較更加寬於側壁絕緣膜1 0 a〜1 0 c，能夠在Μ 0 S電晶體 T R 3和Μ 0 S電晶體T R 1、T R 2間，改變側壁絕緣膜之形成幅 寬。也就是說，可以將包含側壁絕緣膜1 0 f之Μ 0 S電晶體 T R 3，採用在耐高壓電路部用，將包含側壁絕緣膜1 0 a、1 0 c 之M0S電晶體TR1、TR2，採用在記憶單元用，能夠實現適 合將記憶單元用電晶體和耐高壓電路部用電晶體形成在1 個半導體基板上之半導體裝置之製造方法。 此外，其他效果係也相同於實施形態1。 (其他） 在前述實施形態，作為閘極6 a、6 b、6 d和配線6 c之材 料，係例舉多晶矽膜，並且，在記憶單元部A R 2和記憶單 元周邊電路部A R 3之區域，於閘極6 b、6 d和配線6 c，設 置石夕化物層。 但是，當然本發明係不限定於此種閘極和配線之構造， 也可以是例如正如圖1 3所示之不具有石夕化物層之構造，或 者是正如圖14所示，不是多晶石夕膜而是具有藉由Ti、Co、 W等之金屬膜所形成之閘極6 b 1和配線6 c 1之構造。 此外，也可以是在圖1 4之金屬膜之閘極6 b 1和配線6 c 1 還形成矽化物層之構造、或者是省略各個源極/汲極活化 層之石夕化物層之構造（並無圖示）。 25 312/發明說明書(補件)/92-09/92117082 200408012 此外，為了在圖1 3及圖14，省略圖示，因此，僅顯示 記憶單元部A R 2，但是，即使是在其他區域，閘極和配線 之構造係也是相同的。 (發明效果） 如果藉由申請專利範圍第1項所記載之發明的話，則形 成曝露第1活化層和導電膜兩者之接觸孔，在曝露於接觸 孔内之半導體基板之表面，形成第2活化層。因為形成第 2活化層，所以，在接觸孔内埋入導電物而形成導通於第1 活化層和導電膜兩者之共享接觸栓塞時，能夠更加減低共 享接觸栓塞和第1活化層間之接觸電阻。 如果藉由申請專利範圍第3項所記載之發明的話，則第 2側壁絕緣膜之幅寬係更加大於第1側壁絕緣膜之幅寬， 因此，可以比起第1電晶體，而在第2電晶體，還形成源 極/沒極活化層在由閘極開始之更遠之位置上。所以，得 到適合於第2電晶體成為耐高壓電路部用、第1電晶體成 為記憶單元用而記憶單元用電晶體和耐高壓電路部用電晶 體形成在1個半導體基板上的半導體裝置。 【圖式簡單說明】 圖1係顯示實施形態1之半導體裝置之製造方法之圖。 圖2係顯示實施形態1之半導體裝置之製造方法之圖。 圖3係顯示實施形態1之半導體裝置之製造方法之圖。 圖4係顯示實施形態1之半導體裝置之製造方法之圖。 圖5係顯示實施形態1之半導體裝置之製造方法之圖。 圖6係顯示實施形態1之半導體裝置之製造方法之圖。 26 312/發明說明書(補件)/92-09/92117082 200408012 圖 7係 顯 示 實 施 形 態 1之 半 導 體 裝 置 之 製 造 方 法 之 圖。 圖 8係 顯 示 實 施 形 態： 2之 半 導 體 裝 置 之 製 造 方 法 之 圖。 圖 9係 顯 示 實 施 形 態： 2之 半 導 體 裝 置 之 製 造 方 法 之 圖。 圖1 0係顯示實施形態2之半導體裝置之製造方法之圖。 圖1 1係顯示實施形態2之半導體裝置之製造方法之圖。 圖1 2係顯示實施形態2之半導體裝置之製造方法之圖。 圖1 3係顯示實施形態1或2之半導體裝置之變化例之 圖。 圖1 4係顯示實施形態1或2之半導體裝置之變化例之 圖。 (元件符號說明） AR 1 耐高壓電路部 A R 2 記憶單元部 AR3 記憶單元周邊電路部 TR1 記憶單元用電晶體 TR2 記憶單元周邊電路用電晶體 TR3 M0S電晶體 1 半導體基板 2、2a 元件隔離區域 3 a〜3 c 井 4a~ 4f 延伸區域 5 a〜5 c 閘絕緣膜 6 a、6 b、6 d 閘極 6 b 1 閘極 27 312/發明說明書(補件)/92-09/92117082 200408012 6 c 配 線 6cl 配 線 7^14 氧 化 矽 膜 7a 氧 化 矽 膜 7b 氧 化 矽 膜 7c 氧 化 矽 膜 7d 氧 化 矽 膜 7e 氧 化 矽 膜 8、1 3 氮 化 矽 膜 8 a 氮 化 矽 膜 8b 氮 化 矽 膜 8 c 氮 化 矽 膜 8d 氮 化 矽 膜 8e 氮 化 矽 膜 9 a〜9 f 源 極 / 汲 極 活4匕層 10a 側 壁 絕 緣 膜 10b 側 壁 絕 緣 膜 10c 側 壁 絕 緣 膜 1 Od 側 壁 絕 緣 膜 1 Oe 側 壁 絕 緣 膜 1 Of 側 壁 絕 緣 膜 1 1 a〜 Ilf 矽 化 物 層 1 2 a〜 12c 矽 化 物 層 13a 氮 化 矽 膜 312/發明說明書(補件)/92-09/92117082
28 200408012 氧化矽膜 層間絕緣膜 1 5f 接 觸 ?L 活 化層 1 7f Ti N 膜 1 8f 接 觸 栓塞 1 9f Ti N 膜 20f 金 屬 膜 14a 15 15a 16 17a 18a 19a 20a 312/發明說明書(補件)/92-09/92117082

Claims (1)

  1. 200408012 拾、申請專利範圍： 1. 一種半導體裝置之製造方法，其特徵為具備： (a)在半導體基板上’形成導電膜之步驟； (b )藉由光微影技術和蝕刻技術而對於前述導電膜，進 行圖案處理之步驟； (c)在前述半導體基板表面中之圖案處理之前述導電膜 附近，進行雜質植入，形成第1活化層之步驟； (d )在前述半導體基板之表面，形成層間絕緣膜之步驟； (e )藉由光微影技術和蝕刻技術而將曝露前述第1活化 層和前述導電膜兩者之接觸孔，形成在前述層間絕緣膜内 之步驟；及 (f)在曝露於前述接觸孔内之前述半導體基板之表面， 進行雜質植入，形成第2活化層之步驟。 2 .如申請專利範圍第1項之半導體裝置之製造方法，其 中，還具備（g)在前述步驟（b)後及前述步驟（c)前，在前述 導電膜之側方來形成側壁絕緣膜之步驟，在前述步驟（c )， 以前述側壁絕緣膜和前述導電膜，作為罩幕，並且，進行 雜質植入，形成前述第1活化層；在前述步驟（e)，還除去 曝露於前述接觸孔内之前述側壁絕緣膜。 3 . —種半導體裝置，其特徵為具備： 半導體基板； 第1電晶體，係包含：形成於前述半導體基板上之第1 閘極、形成於前述半導體基板上之前述第1閘極側方之第 1側壁絕緣膜及形成於前述半導體基板内之第1源極/汲 30 312/發明說明書(補件)/92-09/92117082 200408012 極活化層；及 第2電晶體，係包含··形成於前述半導體基板上之第2 閘極、形成於前述半導體基板上之前述第2閘極侧方之第 2側壁絕緣膜及形成於前述半導體基板内之第2源極/汲 極活化層；其中 構成前述第2側壁絕緣膜之絕緣膜層數，係更加多於構 成前述第1側壁絕緣膜之絕緣膜層數，藉此而使得前述第 2電晶體之通道方向之前述第2側壁絕緣膜之幅寬，更加 大於前述第1電晶體之通道方向之前述第1側壁絕緣膜之 幅寬。 4.如申請專利範圍第3項之半導體裝置，其中，前述第 1側壁絕緣膜係包含氮化石夕膜，前述第2側壁絕緣膜係包 含氮化碎膜和氧化碎膜。 31 312/發明說明書(補件)/92-09/92117082
TW092117082A 2002-11-12 2003-06-24 Semiconductor device and manufacturing method thereof TW200408012A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002327766A JP2004165317A (ja) 2002-11-12 2002-11-12 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW200408012A true TW200408012A (en) 2004-05-16

Family

ID=32211994

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092117082A TW200408012A (en) 2002-11-12 2003-06-24 Semiconductor device and manufacturing method thereof

Country Status (6)

Country Link
US (2) US6770522B2 (zh)
JP (1) JP2004165317A (zh)
KR (1) KR100480856B1 (zh)
CN (1) CN1251316C (zh)
DE (1) DE10331541A1 (zh)
TW (1) TW200408012A (zh)

Families Citing this family (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4561060B2 (ja) * 2003-07-28 2010-10-13 パナソニック株式会社 半導体装置及びその製造方法
KR20050069437A (ko) * 2003-12-31 2005-07-05 동부아남반도체 주식회사 에스램 소자의 제조방법
US7187036B2 (en) * 2004-03-31 2007-03-06 Taiwan Semiconductor Manufacturing Company Connection structure for SOI devices
US7217647B2 (en) * 2004-11-04 2007-05-15 International Business Machines Corporation Structure and method of making a semiconductor integrated circuit tolerant of mis-alignment of a metal contact pattern
JP4842592B2 (ja) * 2005-09-02 2011-12-21 富士通セミコンダクター株式会社 半導体装置およびその製造方法
TWI293198B (en) * 2006-03-10 2008-02-01 Promos Technologies Inc Method of fabricating semiconductor device
JP4928825B2 (ja) * 2006-05-10 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4410222B2 (ja) * 2006-06-21 2010-02-03 株式会社東芝 半導体装置及びその製造方法
DE102006040764B4 (de) * 2006-08-31 2010-11-11 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem lokal vorgesehenem Metallsilizidgebiet in Kontaktbereichen und Herstellung desselben
US7709866B2 (en) * 2007-06-26 2010-05-04 Intel Corporation Method for forming semiconductor contacts
US7572689B2 (en) * 2007-11-09 2009-08-11 International Business Machines Corporation Method and structure for reducing induced mechanical stresses
DE102008007003B4 (de) * 2008-01-31 2015-03-19 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum selektiven Erzeugen von Verformung in einem Transistor durch eine Verspannungsgedächtnistechnik ohne Hinzufügung weiterer Lithographieschritte
KR101660491B1 (ko) 2010-04-09 2016-09-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
US9349436B2 (en) 2012-03-06 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US8947902B2 (en) 2012-03-06 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US8947122B2 (en) 2013-01-14 2015-02-03 Cypress Semiconductor Corporation Non-volatile latch structures with small area for FPGA
US8897067B2 (en) 2013-01-18 2014-11-25 Cypress Semiconductor Corporation Nonvolatile memory cells and methods of making such cells
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9355862B2 (en) 2014-09-24 2016-05-31 Applied Materials, Inc. Fluorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US20170194454A1 (en) * 2016-01-06 2017-07-06 International Business Machines Corporation NiPt AND Ti INTERSECTING SILICIDE PROCESS AND STRUCTURE
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9219268D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Semiconductor device incorporating a contact and manufacture thereof
JPH08130246A (ja) * 1994-10-28 1996-05-21 Ricoh Co Ltd 半導体装置とその製造方法
US5882973A (en) * 1997-01-27 1999-03-16 Advanced Micro Devices, Inc. Method for forming an integrated circuit having transistors of dissimilarly graded junction profiles
JP2000353803A (ja) 1999-06-10 2000-12-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002231821A (ja) 2001-01-31 2002-08-16 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US6730556B2 (en) * 2001-12-12 2004-05-04 Texas Instruments Incorporated Complementary transistors with controlled drain extension overlap

Also Published As

Publication number Publication date
CN1251316C (zh) 2006-04-12
US20040092063A1 (en) 2004-05-13
JP2004165317A (ja) 2004-06-10
US6770522B2 (en) 2004-08-03
CN1501461A (zh) 2004-06-02
KR100480856B1 (ko) 2005-04-07
KR20040042795A (ko) 2004-05-20
DE10331541A1 (de) 2004-05-27
US20040185609A1 (en) 2004-09-23

Similar Documents

Publication Publication Date Title
TW200408012A (en) Semiconductor device and manufacturing method thereof
US10879258B2 (en) Memory cell comprising a metal control gate with a work function for an enlarged operation window
US7772053B2 (en) Method for fabrication of semiconductor device
CN101740568B (zh) 集成电路
US7830703B2 (en) Semiconductor device and manufacturing method thereof
US7514749B2 (en) Semiconductor device and a method of manufacturing the same
TW201013902A (en) Semiconductor device and a method of manufacturing the same
JP2004128448A (ja) 半導体記憶装置およびその製造方法、縦型ｍｉｓｆｅｔの製造方法および縦型ｍｉｓｆｅｔ、半導体装置の製造方法および半導体装置
EP1507294A2 (en) Semiconductor device with surrounding gate
TWI588993B (zh) 半導體組件及製造其之方法
JP3246442B2 (ja) 半導体装置の製造方法
TWI222717B (en) Semiconductor integrated circuit apparatus and fabrication method thereof
US20050205938A1 (en) Semiconductor device and method of manufacture the same
TW200941590A (en) Semiconductor device and fabrication method thereof
JP2005093458A (ja) 半導体装置およびその製造方法
TWI277179B (en) Non-volatile memory device
US8664063B2 (en) Method of producing a semiconductor device and semiconductor device
JP3751796B2 (ja) 半導体集積回路装置の製造方法
JP2003051552A (ja) 半導体集積回路装置の製造方法
JP6178129B2 (ja) 半導体装置の製造方法
US20240006313A1 (en) Self-aligned backside connections for transistors
JP2001217319A (ja) 半導体集積回路装置およびその製造方法
JP3116889B2 (ja) 半導体装置の製造方法
US20120214283A1 (en) Method of manufacturing semiconductor device
JP2005322730A (ja) 半導体装置及びその製造方法