200407898 玖、發明說明： 相關申請案交叉參照 本申請案主張2002年5月24曰申請的第60/383,39〇號美 =專利申請案之權利，該專利申請案以引用方式併入本文 【發明所屬之技術領域】 本叙月係關於積體電路非發揮性記憶體，更特定含、 閃記憶體。快閃記憶體為電氣可抹除心 ’在該種記憶體中’可在—次作業中抹除成組單 【先前技術】 、目前吾人已熟知眾多類型之積體f路記憶體及其 法。非發揮性記憶體即為一、 " 「為特疋類型之積體電路記憶體。 /、《所以稱作非發揮性記怜 ^ ^ U把乃因孩種記憶體在斷電時 不會丟失所儲存之資邙。非八 口 δ軍性圮憶體在電源可中斷的 產ρ口中具有多種應用。與 + f戶 丰j而吕，一種使用快閃記憶體的 小所^知《產品係PCMCIA或 ^ ^ ^ ^ ^ 。PC卡為含有非發揮性記 f思骨豆的#用卡大J、的丨^千上 卡’在非發揮性記憶體内儲存一 黾腦程式或其它資訊。該等〜 + # ^P 、 置可谷許使用者連接記憶體 卞或攸電月自或其它電子裝w 包于农置上斷開記憶體卡，而不會丟失 儲存於該記憶體卡中的程式。 非發揮性記憶體裝置包括 …、士、、 匕括隹項兒憶體（ROM)、可程式規 剑唯謂記憶體（PROM)、電可捧彳 麵刑々产，曲士 私了杬隹磺記憶體（EEPROM)及其它 颁土记丨思胆：。在電氣可抹哈々 禾除式可程式規劃記憶體領域内， 85587 200407898 一特定等級之裝置稱為快閃記憶體，或快閃eepr〇m。該等 。己L、把可選擇性程式規劃並可抹除，且通常可— 翁 中抹除成組單元。 作業 在傳統快閃記憶體中，每一記憶單元皆由一具有一源極 :漏極、控制閘極及浮動閘極之電晶體制成。浮動閘極形 成於控制閘極與基板之間。浮動間極上存在俘獲電荷與否 了用万；表^己憶單元之内容。在浮動閉極上俘獲的電荷可 晶：之臨界電壓，使得能夠檢測其二進制狀態。 =釋典型傳統快閃記憶單元及-種相關的抹除方法。 ㈣^格與該傳統快閃記憶單元相關的抹除方法之抹
在"數快閃記憶體中，若在超出記憶體正常作業狀能 下為1買取記憶體内容而運作該記憶體，可 J 間極電荷。舉例而t’藉由調整閑極與源極區域漏二力 域或通道區域之間的知# 属心區 間的相對電位，可使電荷以電子开” '、 至沣動閘極上，或從浮動閉極上釋放 …王入 荷甩於指示記憶單元中存在1，，或“〇”。/ ㈠上的負電 【發明内容】 在一具體實施例中，—種抹除—非 、 包括：向一控制閘極施加第 ；：’思體〈方法 區域施加第二極性之第二電位：: 二，：電位；向-基板 並向-源極區域施加第二極性之：：：„直為N; 幅值為Μ，其中n與Μ大致相等。 书位邊第二電位之 種抹除-快閃記憶體裝置之： 在另一具體實施例中，
85587 200407898 法包括··向控制閘極施加第一幅值的第一負電位；並向源 極區域施加第二幅值的第二正電位，其中第二幅值之絕對 值不小於第一幅值之絕對值。 種抹除一快閃記憶體裝置之方 在又一具體實施例中 法包括·向控制閘極施加第一幅值的第一電位；並藉由— 匹配7L件向源極區域施加第二幅值的第二電位。該第二電 位之=值夠大，^以將帶電粒子自-在-先前程式規劃: 業中積聚有帶電粒子的浮動閘極移轉至源極區域。該第二 匕值:1万:、、、勺6伏特至約8伏特之間。-通道區域與源極區域 白用万、接收來自〉于動間極的帶電粒子，以改良記憶體裝置 疋抹除速度及抹除臨界電壓降格特性。 【實施方式】 圖⑽釋-傳統抹除方法，該方法製成於一基板 上的快閃記憶單元3⑻。職板m圓片或自晶圓 下的小晶片。如下文所閣釋，該基板302上製成眾多 ;=快:其單元或裝置3°。包括一製成於該基板上的浮 (未圖不）’以達成相互之心 於浮動閉極之上，以施力;、離。一控制閑極306製成 控制閘極之間設置—咖^婉或電壓。在浮動閑極與 成相互之間的電隔離。在二::珍間層(未圖示)’以達 置-源奸❹㈣ ㈣㈣3G4之對置邊緣處設 源極S域308與—漏極區域。位於 f置於源極與漏極之間的—部分3⑽作—通道^ 源 極區域规與漏極區域31〇之間的一電流通路。/、“、源 85587 200407898 通常’在—非常大的記憶體中，舉例而言，在—積體電 路晶片或具有數百萬快閃記憶體位元之快閃記憶體裝置中 ，圖中所示快閃記憶體將提供—單—位元。積體電路上的 各電晶體組織在一矩陣内，其位元線與字線相互正交佈置 。通常，漏極區域310將連接至-位元線，而控制閑極· 則連接至一字線。藉由此—方式提供矩陣定址。 快閃記憶單元可採用數種不同模態運作—程式模能、 抹除模態及讀取模態。程式作業㈣—熱電子注入方法藉 由間極&化物層將f子注人浮動間極’此方法在此項技藝 中已眾所習知。讀取作業採用向位元線施加—選定電壓， 藉以確定浮動閘極中是否存在電子，此方法在此^ 亦已眾所習知。 = 、圖1A闡釋—抹除模態。-較高負電壓(通常為-8伏特)施 於-組選定待抹除單元之控制_。容許位元線或漏極及 源極浮動。一較高正電壓（例如8伏特）則施於基板上。控制 ^極上負電位與基板上正電位之組合將浮動閘極中的電子 藉由通道312遷移回基板中’藉此使浮動閘極放電並抹除單 元。 匕由於在抹除及程式規劃作業中電子重複隧穿閘極氧化物 ^ ^ ^ k閘極氧化物層，因此重複性抹除作業將導致裝置 口冲夕閘極氧化物層損壞起因於使用熱電子注入方法 的^式作業，而氧化物層損壞則可導致抹除臨界電壓降格 (或j未除Vt降格），如圖1B所示。抹除vt降格係指程式規劃 狀怨 < 臨界電壓需要更長時間方可恢復至抹除狀態之目標 85587 臨界電壓之現象。在每一循環之後 >产„口 一 —更高的抹除Vt。在圖1ΒΦ ，Κ思早兀皆逐漸處於 抹除循環次數，γ^ ’⑽代表已實施的程式規劃/ 作業時程式規割/抹ΧΓΛ 愈來愈多程式規劃/抹除 :一化。抹除 ，：:物：：…持續收縮且用於抹除作業之區域變小 。=層知壞及由此引發的抹㈣降格將變得愈發嚴重 〇·3微米的記憶單元 、見度為 及由此引菸的姑 *下’不能再忽視氧化物層損壞 Χ 除Vt降格，因為此時漏極附近的敖點將佔 據總通道面積（亦即抹除面積)之較大比例。—占私佔 圖2A闡釋一依據本發明一具體實施例 裝置400之抹降古沬 Λ 〔 U、早兀或 余万法。-般而言’-快閃記憶體裝置係指一 小晶片之半導體裝置，該小晶片上製成數百萬記情 早兀。然而，本文所用術語“記憶體裝置，，及“記憶單元，，可 互用。快閃記憶體裝置400製成於一基板術上，並包括一 製成开於該基板上的浮動閘極404。本具體實施例中的基板為 - ρ型基板。在基板與浮動閉極之間設置一間極氧化物層 (未圖示），以達成相互之間的電隔離。一控制閘極406製成 於/于動閘上’以施加控制信號或電壓。在浮動間極與 控制閘極 < 間設置一 0]^0層或多晶矽中層（未圖示），以達 成相互之間的電隔離。 在鄰近浮動閘極304的對置邊緣處設置一源極區域4〇8與 一漏極區域410。本具體實施例中的源極區域及漏極區域為 85587 -10- 200407898 N 土位於净動閘極下面並處於源柘盥漏柄之門的. 412稱作—通道，其提 邵分 -# - iS U及408與漏極區域410之間的 —通路。—匹配元件侧馬聯至源極區域， j的 基板與源極之間的 、匹配
便利在抹除作業期間向源柘 她加一抹除電壓。在一且俨舍 #、I ^源打「+ 在，、胆只她例中，匹配元件414包括串 :二原極區域的一電阻器416與—電容器418。在—具體實 她9 ，使用一擴散井區構成該電阻哭416。 、 一依據本發明-具體實施例之抹除；法要求總電 万』12伏特至㈣伏特之間。其中源極接收—如伏特^ 10伏特< 電位’控制間極接收—約韻特至约·職特之㊉ 位’基板接收_約6伏特至約職特之電位。該漏極： 動。 Μ十 在-特定抹除作業中，一較高負電壓（例如韻特）施於 一組選定待抹除裝置之控制問極。容許位元線或漏極浮動 ’同時在源極上施加一較高正電壓（例如8伏特）。基板上亦 施加-較高正電壓(例如8伏特)。控制間極上的負電位盥： 板及源極上的正電位之組合將浮動間極中的電子藉由通ς 312及源極區域遷移回基板中。在—具體實施例中，施於= 極之電壓基本上等於施於基板之電壓，例如差值在約丄伏特 以内或約0.6伏特以内。在一具體實施例中’施於基板與源 極之電位差值在0.2伏特或㈣特以内。在另一具體實施例 中，施於基板與源極彼此之電位差值在〇5伏特、〇4伏特或 0.3伏特以内。 < 在-具體實施例中，基本上同時向源極與基板施加電位 85587 -11 - 200407898 ’以防止出現自p型基板η型源極之瞬時正向偏壓狀態或 自源極至基板發生瞬時接面擊穿，若發生此種情況，將奋 水久損壞該裝置。依據本發明之一具體實施例，匹配: 414用於保證基本上同時施加該等電位。在本發明之1它且 體貫施例中，亦可使用其它方法或機構達成此一目的。/、 上述抹除方法可改良裝置之可靠性並較傳統抹除方 短㈣時間，其原因在於抹除作業中使用—更大區域以抵 消裝置收縮。覆蓋於源極區域上的閉極氧化物層(未圖示） 2覆蓋於通道區域上的開極氧化物層㈣移出浮動閉杨的 電子。-般而言，由於覆蓋於源極區域上的閘極氧化❹ 遠離漏極區域且在程式規劃期間不可能受利壞，因此; 更長久保持其完整性。因迚，太姑仏、； 格效應。此外，由於❹心可降低抹除辦 由万；使用一頟外區域移走浮動閘極 ，因此可更快執行抹除作業。 包丁 圖糊釋本發明抹除方法抹除速度之改良。一曲線圖伽 表本棟除万法之模擬抹除速度’其中通道及源極區域皆 用於抹除該裝置。—曲岣R 一 m、" 傳統抹除方法之模擬抹 ’于、k又八僅通道區域用於抹除該裝置。 方^^^體實施例抹除方法（通道及源極抹除）與傳統 万法(通運抹除)之抹除辦格比較。該實驗基於—通道長 度為0.2微米、通道寬度輕3微米之記憶單元。 間為5微秒，抹除時間Λ 八吁 要，其中所示數字為多下面表1提供實驗結果摘 為夕/人5 .¾又平均值。如該表所示，去
在抹除作業中同時使用通道區域及源極區域時，抹除速I 85587 -12- 200407898 可提高約19%。此外，當在抹除作業中同時使用通道區域 及源極區域時，抹除Vt降格顯示一 12·5%的改良。圖冗表示 一該種實驗。 抹除方法 僅通道 通道+源極 改_ % 抹除速度 2.22ν 1.80v 〜PC /〇 ^^_ 19% 100k次循環後的抹除 Vt降格（δ) 0·8ν — 〇·7ν ^^__ 12.5% 表1 ——--*1 、圖2D所，為另_快閃記憶單元1()之剖視圖，依據本發明 之一具體實施例，可在該快閃記憶單元1〇上採用—可與上 述抹除方法（亦即同時使用通道區域及源極區域之抹除方 法）相媲美之抹除方法。快閃記憶單元較佳在一矽基板= 製成，該基板為P導電率型矽，且一N導電率型矽井區^形 成於該P基板20中。（圖2A及圖2B所示結構之製造製程將闡 述於下又中。）N井區22包含所示快閃記憶單元，且通常夠 大以包含數以百計或數以千計之該等單元。通常，在N井 區22中將至少製成希望在—塊抹除作業巾擬抹除數量之單 元。在N井區22内製成-P導電率型井區24，源極27、漏極 26及一附加摻雜區域28即製成於該p井區中，藉以提供連接 該P井區24之電接點。該圖亦示出浮動閘_及控制間㈣ 。提供-連接N井區之接點25，以便能對N井區如加偏壓 。-匹配元件12_至源極區域’以用於匹配p井區與源極 區域之間的RC常數。 可使用圖2D所示條件狀態抹除圖中所示裝置。如圖所示 85587 -13 - 200407898 1:抹除記憶單元時，在控制閘極處施加-介於約_6伏特 土，.一10伏特（較佳约為·8伏特）之間的負電位，同時在p丼厂 物井區22上施加一介於約6伏特至 =井區 伏特）之間的正南户、、一 4 乂侄约為8 _ ^乂。財井區及源極上的正電位與控_ 。、電位S組合將浮動閘極上的電子藉由覆蓋於通、f 區域與源極區域上的閘極氧化物層吸引回萨： 除該裝置。 門稽此抹 圖^至圖31闡釋依據本發明一具體實施例之快閃記憶單元 ,—較佳具體實施例。為充分闡釋本發明，附圖 不及下又所述《製程包括製成五種不同類型之電晶體。 二上面部分及一後續附圖闇釋該等不同類型之電晶體，該 寺兒晶體將採用本發明之製程製成。詳言之，本發明之製 =能夠製成快閃記憶單元^通道型_通道型周邊cm〇s 2。當然，在製作一特定快閃記憶體產品時，可能無需 °時使用P通道型糾通道型電晶體，然而，為完整起見， 附圖同時展示該兩種類型。 匕圖3上面部为所不，圖3至圖31中每—附圖之左側部分 ^闡述製成-薄氧化物N型通道電晶體所需之步驟。此類n 土通逍電晶體將在+5伏特數量級電壓下運作。緊接在該薄 氧化物N型通道製程後將闇述一厚氧化物㈣通道裝置之製 私。厚氧化物N塑通道裝置將在周邊電路中用於較高電壓 應用。舉例而言，該等裝置通常將用於處理所施加電位之 數量級高達+9V之程式規劃模式及抹除模式。 在每-附圖中心處闡述用於製成—快閃記憶單元之製程 85587 -14- 744 200407898 。如上文所述，該快閃記憶單元製成三重井區結構中 ^孩三重井區結構中，-^區形成p基板中，記憶 早凡則製成於一冗全處於該N井區内的？井區中。+然，若 需要’亦可在P井區中未圖示之橫截面上製成_二裝置 。該等N型通道裝置不㈣記憶單元，其將不包括一浮動 閘極。 在附圖巾緊鄰該記憶單元處係闡述—薄氧化物p型通道 電晶體之製程。該等裝置將在周邊電路中用於處理低電位 =如，不高於約+5v之低電位。在附圖中眺鄰薄氧化物p ^通道電晶體處係闡述厚氧化物p型通道電晶體之製程。該 等電晶體之運作電位高於與其毗鄰製成的較薄氧化物 道裝置。如同厚氧化通道裝置’厚氧化物p型通道裝 置將在電路中用於產生並分配快閃記憶單元程式規劃及抹 除所需的較高電位。 在圖3中提供一較佳具有8-10 Ω公分電阻率及晶體定向 <100>的卩導電率矽基板。使用傳統製程氧化該基板，以提 薄層二氧化矽31。在二氧化矽31上表面上較佳用光阻 y製成光罩32。使用眾所習知之技術曝光並顯影該光罩 ，將該光罩自希望形成1^井區22之區域（參見圖2A)内移除。 L之再’人使用小所習知之技術，將N導電率型雜質（例如 磷）植入矽表面以摻雜N井區。較佳地，使用2.2毫電子伏特 此1以6 X 10 /平方公分之雜質濃度植入雜質。在完成植入 後，結構外觀如圖3所示。圖3已標出將製成周邊電路電晶 &及尤fe單元（快閃）之一般位置標識。在大多數積體電路 85587 -15- 745 200407898 中"亥表面之大邵分將由記憶單元組成。
入所示，移除光阻劑32，執行—退火作業以嵌 品/相並形成N井區40。在積體電路上表面塗敷-:;斤”阻劑41 ’爾後施以光罩並顯影，以曝光欲製成一P 質二二。爾後，舉例而言，使用硼或其它p導電率型雜 平方公分之濃度及崎電子伏特㈣之能量 只她Ρ井區植入。 里 旦时^將口涵盖晶片之記憶單元區域。Ν井區可包圍所需數 里ί用己：共早几，而其它記憶單元組則製成於其它Ν井區中 、壁m 容許抹除較小的塊（例如單一字線）並可任音 選擇抹除塊之大小，Α原 1心 相比，—fw 與現有源極側抹除技術 ，抹除塊尺寸受電流限制，並需使詩女2 理所用較高功率，且該等較 :f碼電晶體處 片面積。…… 電晶體佔用過大的晶 片面和而在本發明中，由於❹ 較大的解碼電晶體，並可同時抹除任意群組;用 勻一：二圖4:Ί:明使用通道抹除，因而抹除將更加均 固所不為植入ρ型雜質後該結構之外觀。 移除光阻劑，並如圖5所示，採用— 井區摻雜劑。爾後，例如可使用-酸浸或電將触、f敗入Ρ 除上表面上的所有二氧化0 次电水蝕刻工序剝 虱化矽。隨後，例如可 在積體電路上表面上形成—層新的二氧化石夕5ι，藉=程 =埃Γ二氧化碎。㈣’使用化學氣相沉積等眾；#成 技術在二氧化矽51上表而形々 艮厂、 叮自知艾 表面形成一層厚度較佳約為400埃之多 74h 85587 -16 200407898 晶石夕53。多晶硬層53之功能係用作_應力釋放層。爾後， 再次使用化學氣相沉積在多晶石夕層53之上沉積一層通常厚 度約為2_埃之氮化石夕54,並在該氮化石以之上沉積另 阻劑層55。隨後再次採用眾所習知之技術曝光並顯影光阻 劑層55。移除所有希望製成場氧化物區位置的光阻劑。隨 後實施電漿或反應離子_來移除暴露於光阻劑層％各島 狀區之間的氮化石夕54 F l· Λ ' ί 754£域。孩種蝕刻在此項技藝中眾所習 知。該作業階段之結構外觀如圖5所示。 該製程之後續步驟將結合圖6闡述。如該圖所示，自㈣ 構上f面移除光阻劑，並實施氧化（通常在高溫下為之）以 生成場氧化物區域61(在附圖中稱作舰）。場氧化物區域Μ ㈣電隔離積體電路的各個部分。在一較佳具體實施例中 ’場氧化物厚0.5微米，並藉由將基板加熱至耐c溫度並保 持3〇〇分鐘而製成。場氧化物區域（例如場氧化物區域61)在 此項技藝中眾所習知。 ^成場氧化物區域之後，例如可使用熱職溶液(磷 浸潰，剝除結構表面之氮化層。爾後，移除底層多晶石夕 及位万;夕曰曰矽下面的二氧化矽層51。隨後，較佳藉由加熱 石夕而在藏結構上表面上形成—層新的二氧化㊉。由於氧 化物層63將在後續步驟中移除，因此稱之為犧牲氧化物層 。形成犧牲氧化物層63後的結構外觀如圖6所示。 後纟这結構上表面上形成_層光阻劑Μ，爾後施以 光罩並顯影、，以曝纽實施場植人之區域。場植人將引入？ 土區域内S N型通ι£ %植人係在隨後製成有源n型通道裝 85587 -17- 200407898 置之區域中實施一深度植入。其如圖7所示。較佳地，以 165千電子伏特之能量及5 丨2/ 、 〇 /千万公分之硼雜質濃度實施 N型通遒植入。 圖8閣釋該製程之後續步驟。如該圖所示，再次使用眾所 白知〈微影技術在積體電路表面所需區域上製成—新的光 阻劑光罩層81。移除至少隨後將製成記憶單元之區域内的 光阻劑，爾後在該等區域中實施一臨界電壓調整植入。 如圖9所示，製成—新光罩83並實施一p型通道臨界電壓 =5周整彼等周邊電晶體。爾後’移除光阻劑，並隨之 貫施-㈣作業以移除積體電路曝光部分表面的犧牲氧化 物層。 、、圖10所TF，在該結構之上形成一層新的二氧化矽％。 :新層為周邊電路中的厚氧化物層p型通道㈣型通道電晶 :獒供厚閘極氧化物層。如圖n所示，塗敷一新的光阻劑 光罩94以:暴光彼等將接受記憶單元臨界電壓植入之區域％ 、、1〇 /平方公分之劑量及40仟電子伏特之能量引入p型 雜質（較佳為硼）單元植入。 在完成單元植入之後，使用同一光罩94移除厚閘極氧化 ^ 92 °爾'後1虫刻曝光的二氧化石夕（參見圖12)，並使用眾所 :知《技術製成新閘極氧化物層98。該新氧化物層％將提 > k遒氧化物層，在程式規劃及抹除記憶單元期間，電子 、才^牙Θ隧道氧化物層。較佳地，隧道氧化物層98厚幻埃 並I曰由此方式製成：加熱該結構至850°C溫度並在蒸氣中 持45刀^里，然後在冲中在900°C溫度下退火30分鐘。
Mg 85587 -18- 200407898 在製成氧化物層98之後，例如可使用化學氣相沉積在該 結構上表面上沉積一層多晶矽95 ,以製成一厚約1〇〇〇埃2 層。爾後，使用磷雜質摻雜該層以使其具有導電性。該多 晶珍層95提供記憶單元之浮動_，並提供周邊電路中^ 晶體之控制間極。 如隨後圖Μ所示’在該結構上製成另—光罩99(較佳為光 阻劑），以掩蔽多晶石夕95中需要保留在該結構上的區域。舉 例而言，可使用眾所習知之電浆姓刻或各向異性㈣工^ 蝕刻掉該結構表面上藉此曝光之多晶矽95。在蝕刻完成之 後，該結構之外觀如圖14所示。 圖15闡釋該製造過程之後續步驟。剥除光阻劑層99,爾 後依次沉積二氧化矽、氮化矽及二氧化矽，藉以生成二 “⑽夾層”複合絕緣層102 ’在已形成多晶石夕層二之區域中 ，該複合絕緣層102位於多晶矽95之上，而在電路中的其它 區域中，該複合絕緣層102位於厚閘極氧化物層％之上:較 佳地，使用化學氣相沉積技術來沉積該層；然而，亦 可使用其它眾所習知之技術。較佳地，〇Ν〇層包括％埃之 下部二氧化矽、60埃之中間氮化矽及5〇埃之上部二氧化矽 。在製成該ΟΝΟ層之後’沉積並界定一新的光罩層ι〇7，以 保濩留有多晶珍層95的彼等區域。 在製成光罩1〇7之後，如圖16所示，❹傳統触刻方法移 除ΟΝΟ夾層結構㈣光區域。該步，㈣僅移除咖複合層 ’且5F移除曝光區域中的厚閉極氧化物層92。爾後，剥除 光阻劑而形成一新閘極氧化物層128。該新閘極氧化物層較 85587 -19- 200407898 薄（約110埃），並形成於將構成較低功率p型通道型通道 電晶體的位置處。 隨後，如圖17所示，在該結構表面上沉積第二多晶石夕層 132車乂佳地，多晶石夕132厚1〇〇〇埃，並使用傳統化學氣相沉 積製程技術沉積而成。在沉積多晶矽層132之後，使用一 Ρ〇α3製程對其摻雜鱗雜質。該“多曰曰曰石夕2，，層將提供電路中 的互連。第二層多晶矽可用於提供與電路周邊區域中第一 層多晶矽之互連，*亦可提供一電容器或用於記憶單元區 域中的其π連接。爾後，製成—光罩135，以選擇性保護第 二多晶矽層。如圖18所示，隨後蝕刻多晶矽層132，以移除 該結構上不需要位置上的多晶矽。然後在多晶矽層132上表 7上沉積一層矽化鎢133。在矽化鎢上表面上沉積一抗反射 塗層（未圖示），以便藉由將矽化鎢上表面的反射降至最低 而達成更精確的掩蔽容差。最後，在該結構上表面上製成 一光罩139，以進一步界定該結構中保留第二層多晶矽之區 域。在各附圖所示剖視部分中，該等區域係需要製成閘極 電極之區域。使用光罩139蝕刻第二層多晶矽。隨後，製成 新光罩140(芩見圖19)，以保護該結構之各部分，並界定 多晶矽1層95中的控制閘極與浮動閘極（參見圖19)。 如圖20所示，爾後，再次使用傳統製程技術蝕刻第二層 夕曰曰夕132在银刻苐二層多晶石夕132之後，多晶石夕層132即 可用作一光罩，以容許移除〇Ν〇夬層的曝光區域。隨後， 〇Ν〇夾層可用作一光罩來蝕刻第一階多晶矽層95。藉由此 方式，製成圮憶單元閘極。在姓刻之後，重新加熱該結 85587 -20- 200407898 構’以在因此而曝光的碎區 層。應注意’記憶單元電晶 極，而其它擬用於周邊電路 及控制閘極。 域上再次製成一保護性氧化物 體包括一浮動閘接及一控制閘 中的電晶體則不具有浮動閘極 圖21闡釋該製造過程中的德病 、> 一 T 〇傻％步驟。在孩結構表面上製 成 先罩161 ’精以保1等J杳话— 1衣叹哆记fe早凡電晶體源極區域外的其 它區域。然後實施-雙植入，其中採用N導電率型雜質: 3χ1014/平方公分的相對較低之劑量及％千電子伏特之能級 實施第-植：，並在第一植入之後以一較高之濃度實施第 二植入。該等植人界定記憶單元之雙擴散源極區域濃度。 如圖22所示，移除所有光阻劑並製成一新光罩i7i，該光 罩171僅曝光記憶單元之漏極區域。實施另一植入，此次採 用3·5χ1〇15/平方公分之濃度及5〇千電子伏特之能量植入砷雜 貝。圖22所示為由此生成的植入漏極區域。 圖23表π —相似之植入，其藉由光罩175製成用於其它電 晶體之源極區域與漏極區域。移除光阻劑，然後將該結構 加熱至900°C溫度並保持25分鐘，以對源極漏極植入實施退 火。藉此可製成源極區域181及漏極區域182。退火作業亦 可在多晶石夕上製成一二氧化珍層184。隨後，使用覆蓋蝕刻 移除該層之大部分。在氧化物層全部移除之前停止银刻， 藉以保留多晶矽閘極側邊上的隔離區域184。由此可製成輕 度摻雜漏極結構。爾後，製成一新光罩175，以曝光需要製 成更南度摻雜源極/漏極位置處的周邊電晶體；然後以 3·5χ1015/平方公分之濃度實施植入，如圖23所示。 85587 -21 - 200407898 如圖26所示’在退火之後，在該結構上表面上沉積一層 一氧化碎’並隨之沉積一層BPsg(磷化硼矽酸鹽玻璃）186。 爾後’加熱該結構，以使該層BPSGi86基本上平面化。 在BPSG之上表面上製成一光罩（未圖示）並如圖27所示蝕 刻BPSG，以界定該結構表面及其它區域之接點位置。爾後 ，在圖28中，在BPSG層186之開口中沉積一阻擋金屬（例如 鈦/氮化鈦），並隨之沉積所需的第一層金屬。第一層金屬 較佳為鋁。在鋁的上表面上沉積一層氮化鈦，藉以提供一 抗反射塗層。對第一層金屬施以光罩並蝕刻第一層金屬， 然後剝除光阻劑。剩餘金屬接點188示於圖28中。使用化學 氣相沉積在BPSG I%及金屬接點lss之上表面上沉積一金屬 間氧化物層，例如氧化矽材料。IM〇層211示於圖四中。在 1¾ IMO層上沉積一離心旋塗玻璃塗層212，然後在其上表面 上沉積另-金屬間氧化物層214。較佳地，層211厚約麵埃 ，層2M則厚約2_微米。爾後，在第二金屬間氧化物層上 表面上製成一光罩（未圖示），曝光並顯影該光罩以形成用 於1虫刻層212及214之開口。隨後，較佳使用電㈣刻該些 層’藉以製成至第-層金屬之通路開口爪。移除光阻劑， 此時該結構之外觀如圖21所示。 在晶片上表面上沉積另一層金屬’例如鋁 如圖30所示 ’以填充通路開口 217並提供第二金屬層。在其上表面上沉 積:抗反射氮化鈦塗層、然後對第二層金屬施以掩蔽並# 刻第二層金屬’爾後剝除光阻劑，藉以生成圖3〇所示之結 85587 -22- 200407898 圖31所示為第二層金屬221上表面上增加一純態屠232後 的芫整結構。對鈍態層施以掩蔽並蝕刻該鈍態層，爾後剝 除光阻劑，並隨之在氮氣中使該結構退火，藉以在一晶圓 内形成製造完成的積體電路。 在元成该步騾之後，可使用眾所習知之半導體製造作業 方法檢測製成的產品、將其置於小插件中並互連至該小插 件’並最後密裝該產品。 上文業已闡述本發明之快閃記憶單元及其製程。應暸解 縱使上文已提供眾多特定時間、溫度及其它製程詳情， =凡熟習此項技藝之人士即知曉，可對該製程及結構實施 =多改變，且並未背離本發明之㈣。本發明之範轉將由 後附申請專利範圍界定。 【圖式簡單說明】 圖1A闡釋-快閃記憶單元之傳統抹除方法； 圖1 B闡釋圖1A所示傳統抹除方法之抹除Vt降格； 圖2A闡釋一依據本發明之一 之抹除方法； …術快閃記憶單元 極抹除方法抹除速度 圖2B闡釋通道抹除方法與通道及源 之模擬結果； 圖2C闡釋通道抹除方 降格試驗； 法與通道及源極抹除方法之抹除Vt 一快閃記憶單 元方法之一較 _圖则釋依據本發明 %之抹除方法； 圖3-圖31闡釋一製造
Ik圖2D所示快閃記憶單 85587 -23 - 200407898 佳具體實施例。 【圖式代表符號說明】 10 另一快閃記憶單元 20 碎基板 21 控制閘極 22 N井區 24 P井區 25 接點 26 漏極 28 額外摻雜區域 29 浮動閘極 30 P型基板 31 二氧化矽 32 光阻劑 40 N井區 41 一新的光阻劑層 43 P井區植入 51 二氧化矽 53 多晶矽層 54 氮化矽 55 另一層光阻劑 61 場氧化物區域 63 一新的二氧化矽層 71 一層光阻劑 -24 85587 200407898 81 一新的光阻劑光罩層 83 新光罩 92 一新的二氧化矽層 94 新的光阻劑光罩 95 多晶矽 96 接受記憶單元臨界電壓植入之區域 97 光阻劑 98 隧道氧化物層 99 另一光罩 102 “ΟΝΟ夾層”複合絕緣層 107 新光罩層 128 新閘極氧化物層 LV閘極氧化物層 132 第二層多晶矽 133 一層矽化鎢 135 光罩 139 光罩 140 新光罩 161 光罩 171 新光罩 175 新光罩 179 說明書中未提及 180 光阻劑 181 源極區域 -25 - 85587 200407898 182 漏極區域 單元漏極植入 HVP + S/D 植入 184 二氧化矽層 LVN+S/D 植入 LVP + S/D 植入 186 一層BPSG(磷化硼矽酸鹽玻璃） 188 金屬接點 211 IMO層 212 離心旋塗玻璃塗層 214 另一金屬間氧化物層 217 通路開口 232 鈍態層 300 快閃記憶單元 302 基板 304 浮動閘極 306 控制閘極 308 源極區域 310 漏極區域 312 通道 浮動 400 快閃記憶單元或裝置 402 基板 404 浮動閘極 -26- 85587 控制閘極 源極區域 漏極區域 通道 匹配元件 電阻器 電容器 曲線圖 曲線圖 -27-