TW200405480A - Partially patterned lead frames and methods of making and using the same in semiconductor packaging - Google Patents

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Description

200405480 玖、發明說明： 【發明所屬之技術領域】 本發明關於一般的電子構裝，及更特別地，關於一部份 具圖案之引線框架與製造及使用該引線框架的一方法。該 部份具圖案之引線框架比傳統的引線框架更強及更穩定。 部份具圖案之引線框架的剛性改進製造引線框架封裝的製 程及增進終端產品的整體可靠度。 【先前技術】 使用引線框架製造電子構裝，有許多製程步驟使引線框 架承受機械及熱應力。目前引線框架更細的幾何形狀及半 導體晶片上一直增加的線路積體化已導致製程置放更大的 應力在引線框架上。細建構的引線框架常常表現精巧的鑲 邊，或模版金屬結構傾向彎曲、破裂、走樣及容易變形。（見 圖la及lb)。該傳統的引線框架被使用在 耒上以產生各種 的晶片封裝，包括打線接合與覆晶（FC)封裝。 I兄2a-2d及 1寻統的N琛柩 、 7丨深枢架的手 形部份可能相當的脆弱及難以固定在位 ， 、 /、等致處理 破裂、傷W及在組裝製程的扭曲與複雜的打線接 結果，必需最佳化接合參數以補償接合製程期間心： 的反彈。最佳化接合參數以補償引線框架的機械不；： 4失敗可能導致不艮的接合黏著’及因此不良的品二 良的接合可靠度。 〃 /、 85098 200405480 視為晶片接收面積，也被視為一晶片焊墊。該晶片通常以 背面向下黏著到接收面積，及前面定位向上以端點座落在 晶片周圍，或以一陣列形式覆蓋過晶片表面。該接收面積 典型地具有約5 mmX5 mm的尺寸，及從晶片焊塾面積向外 I伸的引線典型地具有約1〇 mm長χl 厚的 尺寸。該引線框架典型地利用一真空吸盤與機械夾固定住。 對不同尺寸與形狀的引線框架，該吸盤與夾子必需重新裝 置。本發明減輕該問題。 先則技蟄沒表示任何引線框架可以忍受在目前的半導體 構裝製程考慮到的應力及可以一合理成本方式製造。本發 明利用提供一部份具圖案之引線框架達成該目@，不僅擗 進該引線框架本身的可製造性，而且增進從該引線框㈣ 成的電子封裝的集積性與可靠度。 本發明提供一部份具圖案之引線框架用在半導體構裝。 该引線框架包括具有—上表面與底表面的膜。該膜的第— 區域是從上表面部份形成圖案但非完全通過膜到底表面。 該膜的第二區i或，沒從上表面形成圖案，形成一晶片接收 區域用來支持-積體電路(IC)晶片及許多引線接觸用來提供 電氣連接到㈣晶片。第—區域在膜中形成溝槽及產生— 網狀結構連接沒從上表面部份形成圖案的第二區域。本發 明也指向一製造部份具圖案之引線框架及指向利用該引： 框架製作的電子封裝件。本發明的引線框架因為其網狀、 或網狀結構已增進結構的剛性。 85098 200405480 根據本發明，一金屬膜的上表面，引線框架從該表面形 成’使用標準光微影技術或相似的技術描繪將對應一晶片 接收區域及引線區域的輪廓首先形成圖案。在下一步驟， 從部份通過膜下厚度的膜之上表面實施蝕刻在描繪輪廓區 域之外的膜之第一區域以在膜中產生一引線框架。部份圖 案形成之後，從上表面沒形成圖案的剩下區域形成第二區 域’其將作為一晶片接收區域及沿上表面的引線。第一區 域形成一凹陷網狀區域在膜的上表面之下。第一區域的網 狀〜構彼此連接引線部份及連接晶片接收區域。因此，該 部份具圖案的膜看起來類似一網狀的腳及保持其剛性性與 強度以致其可以忍受後續製造製程步驟的力量。特別地， 該部份具圖案的引線框架可以忍受打線接合與封裝製程期 間所考慮的力量。在某些具體實施例，該接收區域及電氣 引泉可乂彳文第一區域的相同部份形成（例如，在電氣引線支 撐積體電化晶片的情形同時因此提供電氣連接）。 本*月也才疋供使用部份具圖案的引線框架製造許多電子 封裝的唯一方法。今古、、土 ~ 4 、 μ万法匕括具有一上表面及一底表面之 膜的方法。在第一區域中， ， ^ Τ 巧胰仗上表面邵份形成圖案但 沒完：通到底表面。沒有從上表面部份形成圖案在膜上剩 下的弟-區域形成許多部份具圖案的引線框架。每個引線 框架具有一晶片接收區域 ^ 飞以支粉和體電路（1C)晶片及許多 電氣引線以提供電氣連接到該ic晶片。 該膜的第一區祕π』 y 或形成一網狀結構連接晶片接收區域及各 個引線框架的電齑引玲 以 、、、泉。罘一區域也互相連接許多引線框 85098 200405480 架在膜的通道部份。 提供許多晶片，每一晶片且有 机e ^ 、力并夕電氣端點用來黏荽釗
對應的引線框架。每一晶片黏著 、晋J ^ ^ 考司對應引線框架上的曰珐 接收區域及一電氣連接形成在每—曰 日曰片 、、泉框架的電氣引線之一之間 ”、、”引 门 因此，使用一封裝材 引線框架及膜的通道部份以完全 误| 仅|月旲的頂端。一去圭+ # 材料乾燥，從第一區域膜的底面奮北 ^ 她 冃面圖案形成製裎 以私除網狀結構及膜的通道部份。受苦# 、 、、 置復|技的通道部份 封裝材料於是被切斷形成個別的封裝件。 在一車父佳具體實施例中，該方法包 、 L括开y成引線框架的膜 為-方塊/窗形圖案的矩陣，及包括製造晶片尺寸封裝件。 本發明部份具圖案的引線框架有許多好處。引線框架平 坦及堅固未蝕刻的底表面在打線接合製程期間做為一極佳 的熱庫。其提供更佳熱傳及更一致的接合品質。並且，該 堅固的結構提供-連續的表面給—通用的真空吸盤來向 抓住引線框架，因此在後續的製程步驟期間使晶片黏著製 程更穩足及該引線更安全。消除引線框架外緣的笨拙夾住 以允許一陣列矩陣引線框架設計及不需製程的轉換。因為 部份具圖案的引線框架之底邊是一平坦連續的表面，可以 用一通用的真空吸盤來抓下許多不同大小的框架。其去除 每次使用在構裝製程中不同尺寸的引線框架必需重新裝配 真空吸盤的複雜性。而且，不需進一步夾持。使用一通用 的真空吸盤及消除夾持使在第二區域上的二或三排搖晃的 引線結構能夠用在更高的引線範圍目。 85098 -10- 200405480 本發明指向一邯份具圖案的引線框架其將調整打線接合 的曰曰片與焊錫凸塊化的覆晶。並且，本發明教導使用部份 具圖案的引線框架的方法以製作蝕刻引線框架封裝（ELp)其 使用打線接合，具覆晶的ELP(ELPF)，及也具基板柵格陣列 (LGA)焊墊的ELP或ELPF以形成蝕刻基板柵格陣列（ELga) 封裝’其進一步說明在本發明的具體實施例中。 覆晶（FC)技術是向充分自動化接合一晶片上電氣端點到 下一階層構裝，也就是說，到一陶瓷或高分子基板的更加 一步騾，或到其稍後接合到該基板的一晶片微載具。該微 載具，其僅稍大於晶片本身，現在稱為晶片尺度封裝（csp” FC技術發展自薄帶自動接合（TAB)其也是打線接合（WB)的 起源。然而在WB與TAB，該晶片被定位在其背表面及做電 氣連接至位在其上表面周圍上的端點，在Fc技術中晶片的 万向被反向。該晶片面向下置放及晶片背面向上。本覆晶 方向具有重要的好處，其中其集中電氣功能在晶片背面上， 留下自由的頂邊用在發展高效率熱傳設計。 在FC製程中’晶片端點或接合焊墊以不同型式的凸塊覆 盍在晶片表面，其中圖案可以被配置在一面積陣列、周圍 圖案或其他圖案上。該晶片可以下列方式黏著到下一階層： a)FC黏著到一引線框架；b)一層/基板，已知為内插板，的pc 黏著’用來路徑重建一引線框架上的連接空間；c)Fc黏著 到在引線框架上的一預黏著内插板；或d)使用傳統技術， 包括晶片迴焊方法，FC黏著到一印刷電路板。
Flat No 使用傳統技術的晶片黏著當應用到QFN(Quad 85098 -11 - 200405480 ❹）W、、泉框架製造QFN封裝及其衍生物如VFQpF-N時， 變成特別地困難。這是因為該傳統的引線框架一般缺乏結 ，的剛性。引線框架的手指形部份可能相當脆弱及難以固 、在知確的位置。其導致組裝製程中處理的破裂、傷害 及扭曲以及複雜的晶片接合情況。Fc接合製程要求凸塊焊 錫精準的對位懸掛及脆弱的引線框架之引線端。甚且，濕 的焊錫端在經焊錫迴焊製程的置放後必需保持它們的位 置結果，迴焊參數必需最佳化以補償晶片接合期間引線 框架的反彈，假如做得不適當，其可能導致不良的接點， 及寸致最終產品不良的品質與不良的可靠度。 般貫際上利用形成一光阻圖案在一條金屬、或金屬膜 上以形成傳統的模版引線框架，及經由蝕刻該圖案以形成 k晶片接收區域延伸向外的手指形引線。通常也在指形之 間使用”拉桿"以致指形在各種製程步驟期間保持分隔，如 圖3a及3b所示。本發明利用形成一網狀、部份具圖案的引 線框架取代一模版引線框架減輕引線框架缺乏結構剛性的 問題。 根據本發明的方法，所有形成一半導體封裝的主要製程 步騾從變成一引線框架的膜之一邊實施。另一邊稱為底邊， 保留平坦及不接觸在一表面上，如一真空吸盤的表面。其 包括封裝及氣密密封部份形成的封裝件前邊。一當完成封 裝，該底表面背向蝕刻以選擇性地移除彼此連接的引線及 連接到晶片接收區域的網狀部份。在ELP情形中，其晶片背 向接合到在晶片接收區域的晶片焊墊及利用打線接合電氣 85098 -12- 連接到晶片嫂. 在打線接： 斤有中間網狀部份嚴重的經過银刻以致 該曰片… "墊與孩购妾觸現在利用包園 日曰片 才線與打線接合的接觸p托、、，士 彼m' 要口的接觸E域 < 丽表面的成型材料 彼此1¾離。然而， 丁 網狀部Π _ 3形中，僅彼此連接引線之 、、运 刀嚴重的經過钱刻， 頭的凸塊以為以本身連㈣晶片烊錫 捉仏私乳連接到下一階層的構裝。 經由移除網狀部份 居開厗度，或通道的埋入金屬具有 °夕r包括消除傳播通過引線框架結構的鑛開力量， 及因此，防止金屬-高分子界面的剥離。而且，經背向蝕刻 的電氣絕緣使任何切割或切斷之前能夠條狀測試，或任何 、/衣t步,¾《w ’做該事項。在背向圖案形成之後， 在底表面上剩餘及曝露的金屬部份接著可以任何數目的可 焊材料經浸鍍錫浸鍍或盔
…兒鐵‘几成閃党。然而，該ELGA 挂于裝使用ELPF_i裝的Fr ' ’以LGA焊塾用來連接到下一階層 的構裝。 為了防止製造期間成型材料與其他封裝元件間的分離， ^發明也教導在部份钱刻的引線框架之凹陷網狀部份的曝 I垂直土 Ji如私與成型材料如樹脂接觸的引線的側壁上， ^何$成捲毛特欲。另外’本發明也教導形成"唇”在晶片 Ή W引、、泉接點的邊緣上以致抓住在每個唇下的成型材 料，因此使成型材料難以從偶配表面分離。 月頌的伙刖述部份蝕刻的引線框架提供均一的結構與附 加的剛性及強度以叹夸兩又± L ,,,., &心又％子封裝製造的各種製造程序之應 力及應變。因為這些均—的機械性質，部份蝕刻的引線框 85098 -1： 200405480 架封裝也可忍受嚴格超音波導線接合到連接到下_階 裝的封裝件底部，其迄今在傳統的高分子封裝已是不可:。 ί本發明另—具體實施例中’是形成具有超音波接合導線 包子封裝的-万法。形成—塊部份姓刻的引線框架，其中 孩引線框架包括網狀部份與利用通道部份彼此分離，^有 一j續的底表面。晶片黏著到引線框架上的晶片接收區域。 :每-晶片端點與對應的引線框架的電氣引線部份間做電 氣連接。導線被超音波接合到引線框架的底表面。利用: 封膠材料覆蓋包括隔離引線框架的通道部份之該引線框架 加以封裝該引線框架。接著實施底表面的背向圖案形成以 移除網狀㈣份與通道㈣份。封裝的引線框架接著於通 道部份被切斷以形成在底表面上具有超音波接合導線的個 別晶片尺寸封裝件。 【實施方式】 圖4-1 5b及16-24b表示形成一部份具圖案引線框架的封裝 具有引線範圍相當於接近晶片尺寸封裝（csp)的不同具體實 施例。本發明的方法改進製造線的自動化與用其製作封裝 的口口頁及可罪度。其完成是利用實施一主要部份的製造製 程步驟具一部份具圖案的金屬膜形成一網狀引線框架在一 邊上。與傳統地穿孔模版引線框架相比，使用在本發明的 引線框架是部份形成圖案在一邊上及在另一邊是堅固的與 平坦的。本結構改進了機械上與熱學上，及在實施晶片黏 著、打線接合與封裝製程期間沒有扭曲或變形。晶片黏著 與打線接合製程步驟完成以及晶片與打線接合被固定及氣 85098 -14- 200405480 密封裝在一成型材料之後， 引線與晶片焊墊彼此的接觸 切斷沒殘留多餘的金屬。 底面钱刻完全通過薄膜以隔離 。結果，所得封裝的封裝件被 更特別地，圖4_15b表示形成一部份具圖案的引線框架用 在打線接合的晶片及使用該引線框架用來形成一 ELP刑4 私子封衣的万法。另一方面，圖16-22表示形成—部份具圖 木的引線框架用在一覆晶及使用該引線框架用來形成一 ELPF型式電子封裝的方法。—種形成此以型式電預裝 的万法’使用目前部份具圖案的引線框架，也連結圖％與 24b—起做說明。 ” 圖4是一膜的橫截面圖示，較佳地是一片金屬，較佳地是 銅，其不僅是形成一引線框架，而且在形成該引線框架的 後績製程步驟期間做為一穩定載具。該條金屬的厚度等於 或大於0.05 mm。在另一具體實施例，該厚度可以在⑴㈦至 〇·5 mm間的範圍。 形成一引線框架典型地包括切出一條金屬，如切一模版， 及接著做成很細的指形引線。為了抓住該精巧的結構在同 一平面，可以使用真空吸盤。然而，傳統的真空吸盤典型 地不適合提供吸力吸住該精巧的裝置及該引線框架通常必 需夾住周圍。為該目的使用任何一套裝備從一型式及尺寸 的引線框架到另一型式及尺寸的引線框架必需重新裝置。 然而’本發明解除該再裝置的步驟。因為部份具圖案的引 線框架之底表面是堅固的及連續的，一傳統的真空吸盤在 製程期間可以容易地抓住該引線框架在同一平面。甚且， 85098 -15- 200405480 可以調整各種工業引線框架的一條狀金屬尺 』』以通用在 引線框架的製造。晶片黏著與打線接合的後續製程步驟可 以完成具有相當較小的應力及應變在形成的W線框加上 因為引線框架被網狀結構抓在一起及直到最後步驟彼此不 分離’可以製造具有較細幾何的引線框架。 在引線框架上各種圖案的形成可以用許多 /々八元成。其 一途徑可以是戳印/鑄造圖案在金屬中。其他途徑可以包括 化學或電化學研磨及放電加工(EDM)。另—方面，光：影 形成圖案，其是半㈣製.造較喜歡的主要依靠。在本發明， 圖4所示的金屬條（1〇〇)在光微影形成圖案之前在前以上）邊 及背（或底）邊兩者預電鍍。前表面與背表面兩者之任一面= 以-材料預電鍍使個別地能夠接合及焊#。在—具髀眚^ 例，該前表面以—可接合的材料如Ni/Pd/A晴塊二= 鍍。在另-具體實施例’該背表面以一可焊接的材料如 Sn/Pb、無鉛烊錫，浸鍍錫、無電鍍鎳或Au熔塊預電鍍。假 如需要，孩預電鍍可以在一稍後步驟實施。 ，在下T步驟’該預電鍍的前面⑴〇)被光微影形成圖案以
形成對應晶片焊塾H LL τ-(115)昇包圍孩晶片烊墊區域的電氣接點 =)^廷氧接點⑴3)可以具有特徵為一引線的端點部份 2成網狀結構的中間凹陷部份之第一區域連接到晶片焊 土區域（11 5)。這些中間凹陷 、 丨曰日7，码狀部份當金屬膜（1 〇〇)從背 面被I虫刻時在一雜德陆問 稍後時間被移除以致端點部份與晶片焊墊 部份將彼此隔離。包括一曰巧 ^ 有時被稱為晶片位置。：二了^ 干夕日曰片位置可以形成在以鏈輪扣 85098 -16- 200405480 到線軸的連續銅片捲上，以容易自動化形成包括—或更多 晶片位置的引線框架。圖5說明兩晶片位置，其將被形成兩 對應的引線框架，其接著將從它們形成兩封裝的零件。 圖5所示說明兩晶片位置的圖案接著利用蚀刻轉換成膜條 陶。如圖6所示’本發明一主要的特徵是僅對通過金屬的 邵份厚度實施㈣，其在文中被稱為部份形成圖案。部份 形成圖案實施在膜的第-區域以形成—網狀結構（13〇)其連 接個別引線框架的引線接點（113)之晶片焊墊G 15)。該第一 區域也在膜的通道部份（丨.3 6)彼此連接引線框架。 如圖6a-C所示，一矩陣或該引線框架（例如，ΐ6χΐ6)可以 形成在-方塊/窗形膜（138)中。如圖外與6。表示第__區域包 括該網狀結構（139)連接晶片焊塾與各引線框架的引線接 點。第-區域也在㈣通道部份（136)彼此連接許多引線框 架。 从在-具體實施例，該部份形成圖案可以改變挪至9〇%的 膜厚。然1^ ’該部份形成圖案事實上可以是任何膜厚的百 分比及部份㈣量的決定可以利用考慮影響可製造性參數 的各種因子，包括可撓性、剛性及熱厚度（或熱傳導度）。引 線接點區域⑴3)與晶片烊塾區域⑴5)的側邊尺寸可以根據 所給晶片尺寸所需最小化的程度決定與打線接合或其他介 質可以用在下-階層構裝的已給封裝或封裝間的層間或層 内連接。特別注意對細外觀可製造性及引線框架尺寸穩定 性的考量利用手指形引線的網狀結構現在較不重要。 如圖7a所示’晶片（140)接著黏著到晶片焊塾區域。較佳 85098 -17- 200405480 地使用一環氧樹脂（150)。圖7b是報 墊之間接點的、“固 疋根據本發明晶片與晶片焊 環氧二大圖’表示包括環氧樹脂或桿錫的黏著。 銥氧树脂（150)可以填充導電粒子以 焊錫膏05。，，取代環氧樹脂(15。)，：;“的、卻。或者， 曰妗庐勒、 1 )也可以用來提供晶片與 二ΓΓΓ更強的接合及到周園環境更有效的冷卻路 :::所示，環氧樹脂被固化。晶片黏著後，使用 〇45)及Π 術，如圖8所示，導線（160)被接合到端點 匡加且:應的引線接點（113)。因為根據本發明形成的引線 剛性的置放及抓住在-平:二 線接合期間不跳動或反彈該42=網狀結構在打 終端產品的可靠度。果為極佳的接合，其改進 —中，連接晶片與對應的接點後’在金屬膜前面上所有 兀件接耆以例如樹脂的成型材料做氣密封裝。封膠(零 =膜及所有曝露的表面上，包括引線框架及它們的結合 寸線（160)、曰曰曰片（140)及接點⑴3)與網狀結構（叫及通道 部份(136)。當提升所得的模型封裝’乾淨的背面現在可用 到進一步製程。使用本揭露方法消除模料溢出到封裝之下 的腳座之問題。 圖10所示’引線接點⑴3)與晶片焊塾⑴5)兩者現在可以 艮好彼此隔離利用通過封裝背面触刻第_區域的網狀結構 (^35)以形成它們自己的島嶼。在該點，通道部份⑴6)也被 背向敍刻。繼續背向蚀刻直達到成型材料。背向姓刻金屬 的触刻方法應該與用在前面的相同。然而，背面的姓刻時 85098 -18- 200405480 間可以鱼用左 、 /、 則面的不同，依據從前面實施的部份蝕刻程 q 、走因此’起始形成的部份蝕刻引線框架可以習慣裁 製成通合用做最後封裝的自動化、品質、可靠度及功能性 的製造要求。 做為最後步騾，覆蓋引線框架間的通遒部份（136)之封膠 (、 、）被切斷形成兩個別的封裝件如圖11所示。其以許多種 =式心成，包括鋸子切片、水刀切割、雷射切割或其組合， ，二他特刎適合切割鬲分子的技術。換句話說，沒有更多 金屬切穿及因此沒有剥離與其他問題伴隨結合高分子與金 屬的切割。其與傳統封裝比車交，通道間架橋金屬必需在封 农被切斷的同時切斷。許多時候，當同時切斷金屬與高分 子兩者時，某些金屬碎片將短線及接觸，在鋸片上引起不 要及無可預測的磨損。如圖6a所示，該方法也可以應用從 一矩陣引線框架製造許多封裝件。 一切斷的ELP上視圖如圖12a所示，其中表示接點（12⑻與 晶片（140)彼此隔離在它們自己的島嶼上，但僅經由已打線 接合的導線（160)彼此連接。圖12b表示晶片與包括一部份原 釔金屬條（1 00)的接點之一間的一封裝角落之放大圖示，一 上表面預電鍍形成可接合層（11 3)，及一下表面預電鍍形成 可焊接層（123)。圖12b中，表示一”唇，，在晶片的接點與角落 兩者之上。 在封裝下方之上的預電鍍表面（1 2 〇)現在可用做許多目 的。首先，直接外接到晶片焊墊（140)的背面（125)提供一増 加的熱路徑用來冷卻。第二，接近晶片尺寸封裝（csp)腳架 85098 -19- 200405480 内的接點（123)使其可能在下一階層的構裝黏著緊密空間的 封裝件，及因此增加在相同區域的功能。 本發明另-方面提供-方法用來減少成型材料與將黏著 表面間剝離的可能性。完成利用半蝕刻晶片焊墊周圍與接 點區域的邊緣以形成一凸緣或一，，唇”，如參考圖丨孔中的數 子（105)。也可能形成圖12c中所示的不規則形狀空腔（Μ?) 以增進與成型材料接觸的表面之互鎖機構。各種其他空腔 的放亡圖示也表示在圖i 3 a _! 3 f，及這些增強表面的形成可 以從前面結合進部份蝕刻。其將不必從背面蝕刻，因此成 型材料僅封裝從前面部份形成的表面。 圖14總結本發明的方法其開始從前面部份蝕刻一引線框 木（200)成-金屬條及結束以同—方式背面圖案㈣⑵〇)相 同的金屬條以致形成所需的晶片焊塾與周圍的接點。因為 泉/ L接迥過在金屬膜中邵份蝕刻的類網狀或網狀紝 構上中間凹陷部份的第一區域，晶片黏著⑽)、環氧樹： 固化（220)、打線接合（23〇)及封裝（24〇)的中間步驟 在機械上與熱學上穩定㈣、隸架。也重要的注意僅封^ 的所有元件已保護在一封膠内之後，中間凹陷部份的第一 區域經由背面圖案钱刻(25〇)移除，及為了適當隔離，周圍 接點及晶片焊塾做&他^ 成彼此刀離。結果，在分割(260)成單獨 、、叩尺寸封裝期間不需切穿任何的金屬。 本發明的方法可以用來形成廣泛各種封裝，如用在一兩 =的-陣列型式的引線框架。一陣列型式封裝(4。。二 圖15b所示，接著如圖…所示為標準的周邊 85098 -20 - 200405480 封裝（300)。其中數字（305)指示晶片端點的一周邊排列，數 字（405)指不端點的一陣列型式排列，其可以建構成行或交 錯。使用本揭露的部份圖案形成之發明形成兩封裝件如參 考數字（3 10)與（41〇)所示。在陣列型式ELp中，内引線（料⑴ 與外引線（445)如所示。兩封裝件被封裝在成型材料（32〇)或 (420)中。背面圖案蝕刻以隔離接點與晶片以（33〇)與（4儿）指 示。數字（45G)描述-接地環外觀，其被㈣成與模型在相 同的階層。數字（46〇)指向ELp底視圖上睁列型式的輸入/輸 出建構。 附圖16-24b所示的第二具體實施例揭露形成—部份具圖 案的VFQFP-N型式引線框架，其特別地適合大量生產％電 子封裝。因此，製作來調整覆晶的引線框架將被指示為瓜， 以與傳統的引線框架做區別。這是因4，不像傳統的引線 框架，FCL較剛性與更適合自動化的製造線，如下說明。 與傳統所有目的之穿孔、模版引線框架相比，FCL也是 類網狀結構。—網狀FCL的前邊具有凹陷截面，包括部份形 =圖：：引、’泉’其背面是堅固與平坦的。其提供機械的剛 程期間實施而無扭曲或變形。在完成晶片黏 封衣m 1虫刻背面以彼此隔離引線接點。結果，
明％的订夕餘的金屬’所得的封裝是切斷的。因此，FCL 明頒的具較細的雜、^ 地製造以致引線以_^=购的封裝件，可以容易 糊大或網狀結構固定在-起，及直到 取後切所的步驟，不完全彼此分離。 如已揭露第—具體實施例部份形成圖案的⑽框架，第 85098 •21- 200405480 二具體實施例的FCL也從—片金屬形成，較佳地如圖4所示 的：扠’ *中前表面與背表面兩者預電鍍或如前所述，該 ^鍍可以延緩到稍後步驟。（應該知道’對兩具體實施例 k 步驟{相似的，除了第二具體實施例以，表示的那些 外’參考數字已保持相同。相同參考數字（⑽）已維持一: 用在兩具體實施例的今 ^ 光微影形成圖案㈣成Γ 前邊（110,)
y成日9片接收區域（115丨）、包圍晶片接收 h域的引線部份（丨n，），π # L 程步驟下 U中間區域⑴7，)。後續的製 1句路 面，引線的一端點部份將連接到:pc的端點， 而其他端點部份將連接到下一階層片 收區域與包圍的引線之^&、女土 日曰片接 域有時稱為一晶片位置，相似於 具打線接合的晶片之曰& 、 片m 叩片位置。許多引線框架包括許多晶 片/置可㈣成在間料料㈣料捲繞銅片上以;
易自動形成包括—或更多晶片位置的引 J 兩個晶片位置，呈脾γ 4 & 口丨6况明 從盆中开…⑷ _?丨線框架，其接著將是將 仗/、中形成的兩封裝的零件。 卞 圖16說明所示兩個晶片位 份圖案形成轉成金屬 广Ά由钱刻利用部 以達到二…、: 目17目案形成可 F. 刀爻一、或對該物質，任何比率的八 Μ子又’及邯份蝕刻量可以藉考 最 性參數，包括可撓性、剛性；^厂、 U于以善可製造 引嗜接觸二；度（或熱傳導度）來決定。 丨綱£域⑴3’)與晶片區域⑴戰 所需取小化程度決定用在已知 7根據 可以被用在下一階；槿壯' 罝匕括叩片大小及其 層構已給封裝或封裝之間的層間 85098 -22- 200405480 或層内連接之引線。特別注意關心的引線框架微細特徵與 尺寸穩定性之可製造性利用類手指形引線的網狀結構現在 較不重要。 覆晶（FC)(1 30’）接著被覆蓋以致在晶片前面上的端點35, 座落在引線的一端點部份，如圖18所示。在稍後步騾，引 線的相對端將形成電接觸連接到下一階層的構裝，如一卡 或板然而首先，如圖1 8所示晶片組裝在類網狀引線框 架結構上，被送通過本技藝常用的晶片接合爐。錫球被迴 弹以致迴焊被BLM限制，因此形成録。因為根據本發明 形成的引線框架具有一堅固的、連續的背面被牢固及抓住 在一平坦表面上，該引線的類網狀結構在晶片接合爐中不 動搖或反彈，目此產生極佳的晶片接合。結果，本揭露方 法增進最終產品，亦即VFGFP-N型態封裝件，的可靠度。 晶片接合後，晶片與在最初金屬膜前面上部份形成圖案 的^丨線接著被氣密封裝在一成型材料中，例如圖19所示為 一樹脂。封膠（140，）形成包裹所有曝露的表面、包括所有引 線⑴3’）、圍繞錫球（135,)、晶片之下方、沿著凹陷晶片接 收區域的垂直壁（115’）、及除了未㈣外的凹陷區域之垂直 壁（117’）、抓住牢固在一平坦表面上之金屬條（100)的堅固及 平坦的背面。f掀起所得模型的封裝時，乾淨的背面可以 用來進-步製程。模料溢注到封裝下面上的腳架之通常考 慮的問題在本具體實施例也被消除。 利用通過封裝件背面形成圖案對準在起始步驟已從前 邵份姓刻之，引線(113，)間現在已可以彼此隔離。繼 85098 -23- 200405480 、、向餘亥]直到達成型材料。如圖20所示，引線框架的 颏、’’罔狀部份，稱為區域（ul，）及（119，），被移除而中斷彼此 的曰曰片區域（115’），及彼此的引線（113，）。較佳的用來背向 形成金屬圖案的蝕刻程序與用來從前面部份蝕刻的程序相 同然而，從背向的蝕刻時間依據從前面實施的部份蝕刻 私度可以與用在前面的不同。因&，部份蝕刻引線框架的 起始形成可以做成適合最後封裝件自動化、品質、可靠度 度與功能性的製造要求。 做為最後步騾，圖20的封裝，為了說明本發明的目的具 有兩封裝的晶片位置，接著被切斷成單獨的接近晶片尺寸 封裝（csp)，其為更多VFQFP-N型式的封裝件，如圖2丨所示。 一切斷的邵份形成圖案之引線框架封裝的上視圖如圖22a所 示，其中所示引線（113，）彼此隔離及連接到晶片（13〇，）下面 上的錫球（1 3 5 )。圖22b表示晶片與連接到可以提供在__^ 或一板（150’）上的外部接點（145，）的引線之一之間封裝角落 的放大圖。該預電鍍表面（12〇|)已準備接合到同一圖中所示 的下-階層的接點。而且’引線（113,)的下面⑴4，）曝露到 周圍環境，因此提供增強的冷卻。 如揭露相同的技術以前被用來防止封膠從F C L表面剝 離，亦即利用結合圖i3a_丨3『網狀引線框架凹陷區域（115，）與 (117，）的垂直壁上不規則形狀的空腔。這些表面強化的形成 已可以結合到從前面的部份蝕刻。其將不必從背面蝕刻， 因此該成型材料僅封裝部份從前面形成的表面。 圖23總結本具體實施例的方法以從前面部份形成引線框 85098 -24- 200405480 木（200 ) H金屬條為開始及以該方法背面形成相同金 屬條圖案(240’)為結束以致形成所需的晶片接收區域及包圍 引線。因為引線仍舊連接通過金屬膜中部份触刻的類網狀 結構，該FC放置（210，）的中間步驟，％晶片接合（22〇|)，及 封裝（230，）全部完成在機械上與熱學上穩定的。重要 注意的僅所有封裝元件已保護在封膠内之後，引線的網狀 部份選擇性經由背面圖案㈣（)被移除，及引線被做成 彼此適合切斷的隔離。結果’在切割(25〇，)成單獨接近晶片 尺寸封裝件期間，不需切穿任何金屬。 本發明S法可以用來形成廣泛的各種封裝件，如一陣列 型式的-部份圖案之引線框架，其中一區域陣列的坪锡凸 塊可以利用晶片覆盖同時晶片接合到引線框架上，相似於 揭露在本文中以一周邊組的焊錫凸塊的方法。而且，可以 同時形成一陣列具部份圖案之引線框架，及接著也同時FC 接合，接著利用陣列切斷成眾多分離的型式vFQFp_N封裝 件。而且，各個所得CSP於是可以提供具有焊錫凸塊、焊塾、 或其他電氣連接在封裝之下，以用在陣列型式接合在下一 階層構裝，以形成一具有球柵陣列的蝕刻引線框架封裝， 或ELGA型式封裝，如圖24a及2朴所示。圖2鈍中，表示一 橫截面’丨中晶片焊墊(135，)形成在？丨線(145,)上。接著背 面形成圖帛’引線(145，)彼此電氣隔離以接合到下一階層Z 封裝。該（145')曝露的底表面可以任何數量的可桿材料經浸 鍍錫浸鍍或無電鍍鎳披鍍完成晶亮。此〇八封 2 (111，）如圖24b所示具有一用來電氣連接（145，）的陣列圖案。 85098 -25 - 200405480 0為开7成任- ELP、ELPF或ELGA封裝的部份姓刻方法在 各種製造步驟期間提供穩健性，其他電子封裝的形成也有 可能…種該形式包括本發明引線框架封裝的打線接合到 下处P白層的構裝。因為引線本身的脆弱，超音波接合技術 不此使用在傳統的引線框架，除非它們被黏著到一剛性底 座以&供％、疋性及強度。相&，部份餘刻的引線框架利用 它們的網狀結料穩^的。部份㈣的引線框架之未餘刻 與預電鍍的底表面(120，)提供剛性的接峨 地j用超音波能量對铭導線楔形物接合在£1^或队卯方塊 二、、上Q此，根據本發明另一方面，鋁導線（12 1)被超 皮黏著到塊狀或條狀部份蝕刻的引線框架之底表面 上’如圖25a所示。該導線直徑範圍約〇 〇〇1叶至〇·刚忖之 ^後者的直徑代表帶狀而非線狀。該條形接著被封裝， :面形成圖案與切斷以形成個別的接近CSP。超音波接合是 而要的’因為其避免曝露至球柵卩車列型式封裝所經歷的錫 球接合溫度’ 1因此增進可靠度。銅導線球接合也可以應 用如圖25b所示。將瞭解如圖25a及25b所示CSP可以是任一 ELP與 ELPF。 &月對私子封裝的製造製程提升許多增加的好處。例 如在θ面蝕刻之後及切斷之前，當封裝仍舊安排在方塊 内時^封裝將緊接著準備做條狀測試。其與處理該封裝 成個别早70相比提供一重要的好處。當其被安排在一方塊 内時，增進測試的可靠度。 本發明也使一製造廠能夠製造封裝具有兩或三排交錯的 85098 -26- 200405480 引線其可以倍增一所給封裝的I/O容量。該引線框架平坦連 矣買的底表面使能夠使用普通的組裝設備，其不需對每個應 用重新裝配，及其完全地對自動化具有彈性。例如，2 x 2 至12X12封裝方塊間之製程不需要任何機械改變。並且， 本發明容易促進封裝結構對每一支腳具有一 ”分離”（例如， 模土肋:的底#在腳的表面間是2㈤…）。當晶片封裝被連接 到下一階層的構裝如一板時，該分離提供更加的好處。 然而本發明已特別的表示及參考特定的具體實施例說 明’热悉此項技藝人士應該瞭解可以做形式及詳細的改變 不偏離本發明的精神及範圍。 【圖式簡單說明】 圖1 a疋根據先‘技蟄，具有引線及一晶片焊墊區域之一 傳統引線框架的圖示。 圖lb是根據先前技藝圖la傳統引線框架的圖示，表示晶 片黏著到晶片焊#，及晶片上端點到引線的打線接合。 圖2a是根據先前技藝，—打線接合的與（用引線）拉引線的 接近晶片尺寸封裝（CSP)之橫截面圖示，表示利用引線連接 到下一階層的構裝。 圖2b是根據先前技藝，一 & 的 下 、 ^ 打線接合的與（不用引線）無引線 接近-CSP之橫截面圖示，矣— 口丁 表TF利用焊錫凸塊或球連接到 一階層的構裝。 團2C定很艨先前技 、 -—^ ^ ^ 截面圖示，表示利用引線連拉 良運接到下一階層的構裝。 圖2d是根據先前技藝，一费 设日曰與無引線的接近-CSP. 85098 -27- 200405480 截面圖，表示利用錫球連接到下一階層的構裝。 圖3a疋根據先前技藝，一模版引線框架的上視圖，表示 月面接5的日曰片打線接合連接到引線框架的引線。 -圖3b是根據先前技藝，一模版引線框架的上視圖，表示 I一烊錫迴焊製程一覆晶連接到引線框架的引線。 圖4是根據本發明，以一可接合材料預電鍵在均勾厚度的 金屬膜兩邊之橫截面圖示。 、圖疋根據本發明’圖4金屬膜的橫截面圖示，其中僅對 應兩阳片位置的表面上的預電鍍已形成圖帛，其每一位置 包括-晶片坪墊與包圍每一晶片焊墊之引線接點。 、圖6是根據本發明，圖4電鍍金屬膜的橫截面圖示，並已 部份形成圖案。 圖6 a疋根據本發明 架的上視圖。 表示一矩陣的部份具圖案之引線框 不矩陣中的引線框架之漸進放大的 圖6b及6c表示圖以所 上視圖。 二圖：是根據本發明’圖6部份具圖案的金屬膜之橫截面圖 /、中 日曰片已被黏著到在1¾曰ti· /上罢、々/ ^ j社啕日曰片位置 < 各個晶片焊墊 上0 土 —圖7b是根據本發明’晶片與晶片焊塾間之接點的放大圖 不，表不包括環氧樹脂或烊錫的黏著。 圖8疋:據：發明，圖。或％晶片黏著的金屬膜之橫截面 :二、’、母個晶片上的端點已被打線接合到形成在每個 曰曰片位置上的引線部份。 85098 -28 - 200405480 圖9是根據本發明，圖8打線接合的引線框架之橫截面圖 不，其中金屬膜的上表面，包括該晶片與打線接合已被氣 金法、封在一封膠中。 广圖1〇是根據本發明，已從背面蝕刻移除每個引線框架的 弟一區域與膜中的通道區域之圖9的氣密緊密封裝之橫截面 圖示。 圖11是根據本發明形成兩分離的封裝件，兩接近晶片尺 寸部份具圖案的封裝件之橫截面圖示，其中該封膠已在通 道區域被切斷。 圖12a是根據本發明，圖12的切斷封裝件之一的上視圖， 表不攻日曰片、接點與導線連接晶片端點到引線接點，及具 有一打線接合的接點之一的放大橫截面。 圖12b是根據本發明，晶片焊墊與接點之一之間區域的橫 截面圖示，表示為了提供錨定與防止剝離使用垂直表面上 的’’唇”與成型材料接觸。 、圖12c是根據本發明，晶片焊墊與接點之一之間區域的橫 截面圖示，表示為了提供錨定與防止剝離使用垂直表面上 不同形狀的空腔與成型材料接觸。 圖13a-13f疋根據本發明，可以被使用來提供錨定方法給 圖12bM12e中所垂直表面上的成型材料之各種空腔圖。 圖14疋根據本發明，總結形成一部份具圖案的封裝的各 種製程步驟之流程圖。 圖15a疋根據本發明，表示一封裝件具周邊〗/〇建構之上 視、側視及底視圖。 85098 -29- 200405480 圖15b是根據本發明，表示— 之上視、側視及底視圖。封裝件具則《陣列建構 圖16是根據本發明，圖4一 斟虛而牵曰a $ "筍胰的橫截面圖示，其中僅 對應兩復日日位置的上表面之 僅 勺紅一曰^包麵已形成圖案，其各位置 c括一日曰片接收區域及包園各 置 Q日曰片接收區域之引線。 圖^根據本發明，圖 線框架(即網狀結構)之電鍛金屬膜的橫截面圖示。引 圖18是根據本發明，表 引嗖拒加mm、、 设卵（FC)接合之一晶片接合的 引、、泉框木（FCL)艾橫截面圖示。
圖19疋根據本發明，圖1 $ F ^ CL的檢截面圖示，其中会 膜的上表面，包括兮曰片、 … 邊日曰片已氣密封裝在一封膠中。 圖2 0是根據本發明， 北 <同面I虫刻選擇性移除個別引 間與凹陷晶片接收 夕味彳U d 51、、泉 批、" 收£域間的網狀邵份之圖19的氣密緊密封 裝 < 橫截面圖示。 圖2 1疋根據本發明 口 已仗圖20的封裝切斷之兩接近晶片 、邯份具圖案的封裝件之橫截面圖示。 圖22a是根據本發明，圖⑴刀斷的封裝件之一的上視圖， 表不晶片與引線連接晶片端點刺線的終 連接到下-階層的構裝。 要耆 、圖22b是根據本發明，覆晶與連接到表示—引線的兩端點 C接之下階層構裝間區域的放大橫截面圖示。 安圖23疋根據本發明，總結形成支撐—覆晶的一部份具圖 木的封裝件之各種製程步驟的流程圖。 圖24a及24b疋根據本發明，表示已被切斷之兩接近晶片 85098 -30- 200405480 尺寸部份具圖案的封裝件之橫截面圖示與下視圖，及接著 提供具球柵陣列連接點來連接到下一階層的構裝以形成一 ELGA型式的封裝。 圖25a及25b是根據本發明，表示本發明的另一具體實施 例，其中圖24a及24b的封裝件個別地以鋁線超音波接合， 及或者利用銅線球接合的技術。 【圖式代表符號說明】 100 金屬條 105 唇 . 107 不規則形狀空腔 110,1101 預電鍵的前面 111，，119' 類網狀部份 113 電氣接點 113! 引線部份 114' 下面 115 晶片焊塾 115! 晶片接收區域 117f 中間區域 130,135,139 網狀結構 130f (FC)覆晶 136 通道部份 138 方塊/窗形膜 140 晶片 145，135’ 端點 85098 31 200405480 145f 外部接點 150 樹脂 150f --^或一板 160 結合導線 170,140 丨 封膠 120 接點 120? 預電鍍表面 121 鋁線 123 可錫焊層 125 背面 1351 錫球 200,2001 引線框架 210 晶片黏著的中間步驟 210f FC放置 220 樹脂固化 220f FC晶片接合 230 打線接合 240,2301 封裝 25 0,3 3 0,43 0,240’背面形成圖案蝕刻 260 切斷 300 標準周圍型式封裝 305 晶片端點的周邊排列 310, 410 封裝件 320,420 成型材料 85098 200405480 405 端點的陣列型式排列 440 内引線 445 外引線 450 接地環外觀 460 陣列型式輸入/輸出的建構 -- 85098

Claims (1)

  1. 200405480 拾、申清專利範圍： 1 ·種卩彳77具圖案的引線框架，用來製造一電子封裝，包括： 一膜具有一上表面及一底表面； 〉膜/、有第區域從上表面邵份具圖案但不完全通到 底表面； 、d月旲具有第一區域沒從上表面部份具圖案，該第二區 域形成-晶片接收區域用來支撐一積體電路(ic)晶片及許 多用來提供電氣連接到該IC晶片之電氣引線；及 第一區域形成一 弟一區域° 網狀結構交連沒從上表面形成圖案的 2.:申請專利範圍第i項之部份具圖案的引線框架，其中該 膜包括銅及其銅合金。 Λ 3·:申請專利範圍第【項之部份具圖案的引線框架，其中該 膜具有一厚度大於或等於〇 〇5 mm。 人 4.如申請專利範圍第!項之部份具圖案的編匡架，其中該 上表面是裸露的銅用做覆晶黏著。 5·如申請專利範圍第丄項之部份具圖案的引線框架，其中該 上表面是預電鍍一可接合的材料。 Λ 6.二申請專利範圍第5項之部份具圖案的料框架，其中該 可接合的材料包括Ni/Pd/Au鑄錠或Ag。 7 ·如申凊專利範圍第1項之部份 、 | 1刀具圖案的引線框架，其中該 展表面是裸露的銅用做後纟奘 R ^ , 傻、、且衣包鍍或用做完成電鍍浸鍍。 •口申凊專利範圍第丨項之部 、 1 1刀具圖案的W線框架，其中該 辰表面是預電鍍一可錫焊的材料。 ^ 85098 200405480 申明專利|a圍第8項之部份具圖案的引線框架，其中該 可錫焊的材粗*、b T种包括Sn/Pb、無鉛焊錫、浸鍍錫、無電鍍鎳 或Au鑄鍵。 1 〇·如申叫專利範圍第1項之部份具圖案的引線框架，其中該 膜利用戳印部份形成圖案。 申叫專利範圍第1項之部份具圖案的引線框架，其中該 膜利用蝕刻部份形成圖案。 12.二口申請專利範圍項之部份具圖案的引線框架，其中該 Μ 區或具有粗键表面.或毛敲外表的内部垂直壁用來增進 一封膠的黏著。 13·一種形成部份具圖案的引線框架之方法，包括以下步驟： 形成一膜具有一上表面及一底表面； 從上表面部份形成膜圖案，但不完全通到在第一區域 之膜的底表面以形成一網狀結構，其交連沒從上表面形成 圖案的第二區域； 其中？茨第二區域具有一晶片接收區域用來支撐一積體 電路（1C)晶片及許多用來提供電氣連接到該Ic晶片之電氣 弓丨線。 ； 14.如申請專利範圍第13項的方法，其中該膜包括銅及並入 金。 /、口 1 5·如申請專利範圍第13項的方法，其中該膜具有一厚度等 於或大於0.05 mm 〇 16.如申請專利範圍第13項的方法，其中該部份形成圖案包 括移除約25%至90%的膜厚。 85098 200405480 17. 如申請專利範圍第13項的方法，進一步包括預電鍍膜上 表面的步驟，特別用在打線接合。 18. 如申請專利範圍第13項的方法，進一步包括預電鍍膜底 表面的步驟，特別用在打線接合。 19·如申請專利範圍第Π項的方法，進一步包括預電鍍膜上 表面及底表面的步驟。 2〇.如申請專利範圍第17項或第19，的方法，其中該上表面 的預電鍍包括使用一導線可接合的材料。 1 .、如申叫專利範圍第20項的方法，其中該導線可接合的材 料包括Ni/Pd/Au或Ag。 22. 如申請專利範圍第18項或第㈣的方法，其中該底表面 的預電鍍包括使用一可錫焊的材料。 23. 如申請專利範圍第22項的方法，其中該可踢焊的材料是 Sn/Pb、典鉛焊錫、浸鍍錫、無電鍍鎳或Au鑄錠。 24. 如中請專利範圍第13項的方法，其中該第—區域具有不 規則形狀曝露的垂直壁當與其他材料齊接時以形成互鎖表 面。 25.如申請專利範圍第13項…，其中該晶片接. 括電氣引線的終端部份以調整一覆晶的焊錫凸塊接合。 26·-種使用部份具圖案的引線框架形成許多電子封裝之 法’包括以下步驟： 提供一膜具有一上表面及一底表面； 從上表面部份形成膜圖案’但不完全通到在第一區 1的履表面’留下沒從上表面部份形成圖案的第二區 85098 200405480 ，…區域形成許多部份具圖案的引線框架，每 一個具有晶片接收區域用來支撐—積體電路⑽晶片及許 多電乱引線用來提供電氣連接到該ic晶片； 該第一區域形成一網狀社播 、 狀、、口構父連母一個引線框架的晶 片接收區域及電氣引線以及連 、、… 久埂接序多引線框架到在膜的通 道邰份中之其他引線框架； 提供許多晶片每一個且右令 〃有4多電氣端點用來黏著到對 應的引線框架，· 收區 域； 在母一晶片的至少一 間形成一電氣連接； 應用一封膠材料覆蓋引線框架與 該引線框架； 黏著每一晶片到一對應的引線框架上的晶片接 線之一 點與引線框架的電氣引 膜的通道部份而封裝 膜的第區域之底表面背向形成圖案以移除網狀結 構及膜的通道部份；及 以形成個別的 切斷忒曝露在膜的通道部份之封膠材料 晶片尺寸封裝件。 27. 如申請專利範圍第26項的方法，其中每—晶片是一 體晶片。 28. 如申請專利範圍第26项的方法，其中黏著晶片的步驟是 使用一環氧樹脂利用背面接合該晶片到-晶片焊墊以形成 蝕刻的引線框架封裝（ELP)而完成。 29. 如_請專利範圍第⑽的方法，其中形成至少—連接的 85098 -4- 200405480 步驟是使用打線接合技術完成。 3〇·如申請專利範圍第26項的方法，其中黏著該晶片的步驟 是利用連接晶片上的端點到延伸至晶片接收區域的電氣引 線之終端部份以形成一具有一覆晶的ELP(ELPF)而完成。 31.如申請專利範圍第26項的方法，其中形成電氣連接的步 驟是利用連接晶片上的端點到延伸至晶片接收區域的電氣 引線之終端部份而完成。 32·如申請專利範圍第26項的方法，其中該封膠材料是一樹 脂。 . 3 33·如申請專利範圍第26項的方法，其中每一引線框架進一 步包括具有曝露垂直壁的第一區域及該封膠材料與該曝露 垂直壁互鎖。 34.如申請專利範圍第％項的方法’其中每一封裝的底表 /成有包氣連接點用來連接電氣引線到下一階層的黏著 35·如申請專利範圍第26項的方法，其中許多引線框架放 一万塊/窗形圖案的矩陣中。 36.如申清專利範圍第％項的方法，纟中該封裝是晶片尺 封裝。 37· —種形成電子封裝 , 導線，包括以下步驟：法…子封裝具有超音波接 括部份蚀刻的引線框架，其中該引線框i 二利用通道部份彼此分離，並具有-底表面 二到=應的引線框架上之晶片接收區域； 母-片端點與對應的引線框架之電氣引線部份 85098 200405480 形成電氣連接； 超音波接合㈣到該料㈣之底表面； 使用封胗材料覆蓋引線框架及分離該引線框架之通 道部份來封裝該引線框架； 背面形成底表面圖案以移除網狀部份及通道部份；以 及 切斷舖蓋通道部份的封膠材料以形成具有導線在底表 面上之個別晶片尺寸封裝。 其中該引線框架包括_ 其中該引線框架利用霍$ 其中該銅膜具有〜厚度 其中6亥晶片包括一'半導 其中黏奢·晶片是使用〜 3 8 ·如申凊專利範圍第3 γ項的方法 銅膜或銅合金。 39·如申請專利範圍第37項的方法 印或鑄造形成。 40·如申請專利範圍第38項的方法 大於或等於〇.〇5 mm。 41·如申請專利範圍第37項的方法 體裝置。 42·如申請專利範圍第37項的方法 環氧樹脂利用背面接合該晶片到晶片接收區域而完成。 43.如申請專利範圍第37項的方法，其中黏著晶片是 霄利用背面接合該晶片到晶片接收區域而完成。 - 从如申請專利範圍第37項的方法，其中形成電氣連 用打線接合技術完成。 X七 45.如申請專利範圍第37項的 ffl r θ ^ W其中形成電氣連接是^ 用連接晶片上的端點到延伸至曰&戸 k 1甲土日曰片£域的電氣引線之钦f 85098 200405480 部份來完成。 46. 如申請專利範圍第37項的方法，其中超音波接合的導線 包括鋁線。 47. 如申請專利範圍第37項的方法，其中該封膠材料是一樹 脂。 48. 如申請專利範圍第37項的方法，其中該背面圖案形成是 利用蝕刻來完成。 49. 如申請專利範圍第37項的方法，其中該切斷是利用分割 該封膠來完成。 · 85098
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777265B2 (en) * 2002-04-29 2004-08-17 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7799611B2 (en) 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6812552B2 (en) 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US8236612B2 (en) 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US20040058478A1 (en) 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
JP4522167B2 (ja) * 2004-06-30 2010-08-11 三洋電機株式会社 半導体装置およびその製造方法
CN101601133B (zh) 2006-10-27 2011-08-10 宇芯（毛里求斯）控股有限公司 部分图案化的引线框以及在半导体封装中制造和使用其的方法
US8097945B2 (en) * 2007-11-21 2012-01-17 Lynda Harnden, legal representative Bi-directional, reverse blocking battery switch
JP5224845B2 (ja) * 2008-02-18 2013-07-03 新光電気工業株式会社 半導体装置の製造方法及び半導体装置
US10163766B2 (en) 2016-11-21 2018-12-25 Semiconductor Components Industries, Llc Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks
US9899349B2 (en) 2009-01-29 2018-02-20 Semiconductor Components Industries, Llc Semiconductor packages and related methods
US10199311B2 (en) 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
US8071427B2 (en) * 2009-01-29 2011-12-06 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component and structure therefor
JP5215980B2 (ja) * 2009-10-30 2013-06-19 株式会社三井ハイテック 半導体装置の製造方法
CN104658919A (zh) * 2010-09-01 2015-05-27 群成科技股份有限公司 四边扁平无接脚封装方法
DE102011004544B4 (de) * 2011-02-22 2013-06-13 Semikron Elektronik Gmbh & Co. Kg Schaltungsanordnung
KR101234141B1 (ko) * 2011-03-23 2013-02-22 엘지이노텍 주식회사 리드프레임 및 이를 이용한 반도체패키지, 이들의 제조방법
US9287191B2 (en) * 2011-10-12 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package and method
US8866274B2 (en) * 2012-03-27 2014-10-21 Infineon Technologies Ag Semiconductor packages and methods of formation thereof
JP5990438B2 (ja) * 2012-09-13 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101411894B1 (ko) 2012-10-23 2014-06-25 주식회사 엠디티 전기 소자-패키지 유닛 제조 방법 및 그 방법에 사용되는 패키지 세트 조립체
CN103745957A (zh) * 2013-11-06 2014-04-23 华天科技（西安）有限公司 一种增强散热功能的aaqfn封装件及其制作工艺
US9287238B2 (en) * 2013-12-02 2016-03-15 Infineon Technologies Ag Leadless semiconductor package with optical inspection feature
US9449876B2 (en) * 2014-01-17 2016-09-20 Infineon Technologies Ag Singulation of semiconductor dies with contact metallization by electrical discharge machining
US9401287B2 (en) * 2014-02-07 2016-07-26 Altera Corporation Methods for packaging integrated circuits
US9252063B2 (en) * 2014-07-07 2016-02-02 Infineon Technologies Ag Extended contact area for leadframe strip testing
US9219025B1 (en) * 2014-08-15 2015-12-22 Infineon Technologies Ag Molded flip-clip semiconductor package
CN105118787A (zh) * 2015-04-22 2015-12-02 丽智电子(昆山)有限公司 一种采用激光烧铜的产品加工工艺
CN109586680B (zh) * 2017-09-29 2021-09-03 安华高科技股份有限公司 用于声谐振器结构的经锚定聚合物封装
CN109900634B (zh) * 2019-02-26 2021-07-30 四川立泰电子有限公司 一种引线键合工艺可靠性监测方法
CN114782430B (zh) * 2022-06-20 2022-08-23 新恒汇电子股份有限公司 基于蚀刻金属引线框架的计数系统及其计数方法
CN115132692B (zh) * 2022-08-31 2023-01-17 宁波德洲精密电子有限公司 一种引线框架及其生产装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JPH11195742A (ja) * 1998-01-05 1999-07-21 Matsushita Electron Corp 半導体装置及びその製造方法とそれに用いるリードフレーム
JP3436159B2 (ja) * 1998-11-11 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof

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Publication number Publication date
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