TW200405336A - Nonvolatile memory device and semiconductor integrated circuit device with configuration switching the number of memory cells used for one-bit data storage - Google Patents

Nonvolatile memory device and semiconductor integrated circuit device with configuration switching the number of memory cells used for one-bit data storage Download PDF

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Description

200405336
【發明所屬之技術領域】 乂 ^本發明係有關於非揮發性記憶裝置及半導體積體電路、 裝f ^特定而言，係有關於包括包括資料讀出時之通過 電ML彳文"?、一值之圯憶資料之位準變化之特性之記憶胞之非 揮發性記憶裝置及半導體積體電路裝置。 【先前技術】 近年來’在新世代之非揮發性記憶裝置上， MRAM(Magnetic Random Access Memory)組件受到注目。
MRAM組=係一種記憶裝置，使用在半導體積體電路所形成 之複數薄膜磁性體非揮發性的記憶資料，對於各薄膜磁性 體可隨機存取。尤其，近年來在R〇y Scheuerlein等，，，A l〇ns Read and Write Non-Volatile Memory Array
Using a Magnetic Tunnel Junction and FET Switch in each Cell " ^2000 IEEE ISSCC Digest of Technical Papers, TA7· 2等文獻發表了藉著在記憶胞使用利用磁性隧 道接面（MTJ )之薄膜磁性體，mrAM組件之性能飛躍似的進 步 〇 具有磁性隨道接面之記憶胞（以下也稱為「J記憶 胞」）因係可由1個MTJ元件和1個存取元件（例如電晶體）構 成，也有利於高密集化。MTJ元件具有可在按照所施加之 磁場之方向磁化之磁性體層，MTJ記憶胞利用在MTJ元件内 之電阻（接面電阻）按照該磁性體層之磁化方向變化之特 性，執行資料記憶。
2075-5566-PF(Nl).ptd 第5頁 200405336 五、發明說明 為了讀出MTJ記憶胞之記憶資料，需要檢測和記憶資 料位準對應：電阻產。具體而言，依照按照電阻（即記憶 資料）變化之MTJ記憶胞之通過電流，執行資料讀出。 可是，一般，MTJ元件之電阻係數十千歐姆%級，因 記憶資料位準差異而發生之電阻差也約其2〇〜3〇%。又，若 考慮MTJ兀件之可靠性，在資料讀出時作用之電壓因約 0 · 5 V係適當值’上述之通過電流止於微安培（# a : 1 〇 —6 a ) 等級。 在各MTJ記憶胞執行1位元之資料記憶之陣列架構，需 要將被選為資料讀出對象之1個MTJ記憶胞之通過電流和既 定之基準電流比較後讀出。在這種陣列架構，使每位元之 面積變小而可高密集化，相反的因需要如上述之高精度之 電流檢測’因製造變動等所引起之電流位準之變動，資料 讀出精度可能惡化。 因此，在強烈要求記憶資料之可靠性之用途，如也在 上述文獻之介紹所示，希望採用利用寫入了互補資料之2 個MT J記憶胞執行1位元之資料記憶之陣列架構。可是，在 這種陣列架構，因妨礙高密集化，在要求記憶資料容量優 先之用途’可得到充分之性能。 ·
於是重視之特性依據記憶裝置之應用而異，但是採用 按照用途而異之陣列架構，引起設計繁雜化或製造費用複 雜化，對費用有不良影響。尤其，在將MRAM組件裝入由用 途不同之複數功能方塊構成之系統LSI(Large scale Integrated circuit)之情況，本問題變得顯著。
2075-5566-PF(Nl).ptd 第6頁 五、發明說明（3) 【發明 本 非揮發 憶裝置 構。 本 資料讀 之第一 用控制 一板式 元之資 胞之存 利用該 出，以 擇部分 因 在共同 數。因 應用及 本 記憶胞 料之位 為在該 内容】 發明之目 性記憶裝 具有切換 發明之非 出時之通 的在於提供一種非揮發性記憶裳置 置之半導體積體電路裝置，該非揮發=括 用以記憶一位元資料之記憶胞個數之架。己 及第 狀 電路，在 和該複數 料之第二 取；資料 存取用控 及資料寫 之資料寫 此，本發 之陣列架 此，不變 資料可靠 發明之別 ’資料讀 準之第一 資料讀出 揮發性 過電流 態變化 該複數 記憶胞 模式間 讀出電 制電路 入電路 入〇 明之主 構可切 更陣列 性優先 的架構 出時之 及第二 時之該 記憶裝置，包括：記憶胞陣列，將 在各自按照二值之記憶資料之位準 之複數記憶胞配置成行列狀；存取 記憶胞各自記憶一位元之資料之第 之中之每2個成對之各對記憶一位 切換依照輸入位址之對該複數記憶 路’執行來自該複數記憶胞之中之 選為存取對象之選擇部分之資料讀 ’執行對該複數記憶胞之中之該選 要優點在於，在非揮發性記憶裝置 換記憶1位元所需之記憶胞之個 架構，可彈性應付資料容量優先之 之應用雙方。 之非揮發性記憶裝置，包括：複數 通過電流在各自按照二值之記憶資 狀態變化；及複數虛擬單元，設置 複數記憶胞之比較對象，具有和該
第7頁 200405336 五、發明說明（4) 複數記憶胞 個各自設為 資料讀出電 象之選擇記 胞讀出該記 在這種 記憶胞一樣 值位準之各 行資料讀出 及記憶胞特 本發明 數記憶胞區 同的設置。 讀出時之通 一及第二狀 出時之該複 同之特性； 為資料讀出 象單元及該 擬記憶胞之 該記憶貢料 在這種 胞及係選擇 之記憶胞區 =之特性；該複數虛擬單元之中之至少各一 :弟：，第二狀態。非揮發性記憶褒置還包括 ^恥對該複數記憶胞之中之被選為存取對 憶資料：復數虛擬…存取，自該選擇記憶 :::性記憶裝置’在虛擬記憶胞具有和 位準L at記憶胞陣列架構’參照具有和記恃： 。己憶胞一樣之特性之虛擬記憶胞群；； 性；定化：二早：架構之連續化使得製程簡及 ^疋化以外，逛可提高資料讀出精度。 :另=構之非揮發性記憶裝置，包 複數電路’在該複數記憶跑區塊= 過雷：；：胞區塊各自包括：複數記憶皰，資料 態變化.男、〃 ί—之記憶資料之位準之第 h，及複數虛擬單元，設置為在該資料4 ;:憶胞之比較對象，具有和該複數記；= 複數記憶胞區塊飲中之以 。目之存取自遠資料讀出對象單元讀出 =二=性s己憶裝置’資料讀出對象之 塊。因此，不。；不同 知、輸入位址之彳§號線間
200405336 五、發明說明（5) 之連接控制之複雜化，可提高各記憶胞區塊之密集度。 本發明之半導體積體電路裝置，包括複數記憶體區 塊。複數記憶體區塊各自包括：記憶胞陣列，將資料讀出 時之通過電流在各自按照二值之記憶資料之位準之第一及 第二狀態變化之複數記憶胞配置成行列狀；存取用控制電 路，在該複數記憶胞各自記憶一位元之資料之第一模式和 該複數記憶胞之中之每2個成對之各對記憶一位元之資料 之第二模式間切換依照輸入位址之對該複數記憶胞之存 取；資料讀出電路，執行來自該複數記憶胞之中之利用該 存取用控制電路選為存取對象之選擇部分之資料讀出；以 及資料寫入電路，執行對該複數記憶胞之中之該選擇部分 之資料寫入；各自和該複數記憶體區塊對應之該存取用控 制電路按照各自獨立之電氣信號控制該存取之切換。 在這種半導體積體電路裝置，包括複數記憶體區塊， 不伴隨陣列架構之變更，可按照電氣信號之位準切換記憶 一位元所需之記憶胞之個數。因此，在使用共同之陣列架 構後，可彈性的進行應付對各自之記憶體區塊之記憶資料 之性質之記憶體設計。結果，可提迥在系統LS I内之記憶 體區域之設定自由度或節省在系統LS I之開發之費用或時 間。 【實施方式】 以下，參照圖面詳細說明本發明之實施例。此外，在 圖中之同一符號表示相同或相當部分。
2075-5566-PF(Nl).ptd 第9頁 200405336
實施例1 步置Γ代係=明矣作為按照本發明之實施例1之非揮發性記恤 装置之代表例表不之MRAM組件之架構之電路圖。 此外，由以下之說明得知，本發明之應用未限定 括MTJ記憶胞之MRAM組件。即，本發明可共同的應用於勺i 括具有貢料讀出時之通過電流按照二值之記憶資料變化g 特性之記憶胞之非揮發性記憶裝置。 參照圖1 ’實施例1之 AM組件1包括資料端子4a、 4b、記憶胞陣列1〇、列解碼器2〇、列選擇部22、行解碼哭 2 5以及行選擇部2 7。 °°
記憶胞陣列1 0具有複數MTJ記憶胞。這些MTJ記憶胞分 類成也稱為正式記憶胞MC(以下也只稱為「記憶胞Mc」）和 形成虛擬單元行1 1及1 2之虛擬記憶胞DMC。配置成虛擬單 元行1 1及1 2之虛擬記憶胞DMC具有和記憶胞MC相同之特性 (形狀及架構），配置成共用記憶胞MC和記憶胞列。各μtj 記憶胞包括隧道磁阻元件TMR及存取用電晶體ATR。
參照圖2，隧道磁阻元件TMR具有強磁性體層（以下也 只稱為「固定磁化層」）FL ’具有固定之磁化方向；及強 磁性體層（以下也只稱為「自由磁化層」）VL ·，在按照來自 外部之作用磁場之方向磁化。在固定磁化層FL與自由磁化 層VL之間設置以絕緣體膜形成之隧道障壁（隧道膜）ΤΒ。自 由磁化層VL按照所寫入之記憶資料之位準，在和固定磁化 層FL相同之方向或相反之方向磁化。利用這些固定磁化層 FL、隧道障壁ΤΒ以及自由磁化層VL形成磁性隧道接面部。
2075-5566-PF(Nl).ptd 第 10 頁 4 200405336 五、發明說明（7) 隨道磁阻元件T M R之電阻按照固定磁化層F L及自由磁 化層VL之各自之磁化方向之相對關係而變。具體而言，隧 道磁阻元件TMR之電阻值在固定磁化層FL之磁化方向和自 由磁化層VL之磁化方向係相同（平行）之情況變成最小值 Rm i η，在兩者之磁化方向係相反（反平行）方向之情況變成 最大值Rmax。 在資料寫入時’讀用字線RWL變成非活化，存取用電 晶體ATR變成不導通。在此狀態，用以將自由磁化層VL磁 化之資料寫入電流在位元線BL及寫用數位線WDL各自在按 照寫入資料之方向流動。 圖3係表示對MT J記憶胞之資料寫入電流之供給和隧道 磁阻元件之磁化方向之關係之概念圖。 參照圖3，橫軸Η(EA)表示在隧道磁阻元件TMR内之自 由磁化層VL在易磁化軸（ΕΑ: Easy Axis)方向作用之磁 場。而，縱軸H(HA)表示在自由磁化層VL在難磁化軸（HA ·· Hard Axis)方向作用之磁場。磁場H(HA)和H(EA)各自和利 用各自在位元線BL和寫用數位線WDL流動之電流產生之2個 磁場之各一方對應。 在MT J記憶胞，固定磁化層FL之固定之磁化方向沿著 自由磁化層VL之易磁化軸，自由磁化層Vl按照記憶資料之 位準，沿著易磁化軸方向，在和固定磁化層FL平行或反平 行之方向磁化。MT J記憶胞可令和自由磁化層vl之2種磁化 方向對應的記憶1位元之資料。 自由磁化層VL之磁化方向只在作用之磁場H(EA)和
2075-5566-PF(Nl).ptd 第11頁 AUUH-UJJJU 五、發明說明（8) H ( HA )之和達到圖3所示之星形特 可重新改寫。即，在所作用之資；:線之外側之區域之情況 特性線之内側之區域之強度之^料寫入磁場係相當於星形 方向不變。 '兄’自由磁化層VL之磁化 如星形特性線所示，藉著對 軸方向之磁場，可降低改變沿著由磁化層VL施加難磁化 之磁化臨限值。如圖3所示，°將次易磁化軸之磁化方向所需 成，當既定之資料寫入電流流向貝/寫入時之動作點設計 BL雙方時改寫MTJ記憶胞之記憶資、♦用數位線WDL和位兀線 之磁化方向。 、’
即隧道磁阻元件TMR 在圖3之例子所示之動作點， a己憶胞’將易磁化轴方向之資料 成HWR。即，設計在位元線虬或寫 寫入電流值，使得得到該資料寫 入磁場HWR以磁化方向之切換所需 Η之和表示。即以Hwr = Hsw+ ΔΗ表示 在係資料寫入對象之MTJ 寫入磁場設計成其強度變 用數位線WDL流動之資料 入磁場HWR。一般，資料寫 之切換磁場Hsw和邊限量△
一度寫入隧道磁阻元件TMR之磁化方向，即MTJ記憶胞 之記憶資料’至執行新的資料寫入為止之期間非揮發性的 保持。各記憶胞之電阻嚴格上係隧道磁阻元件TMR、存取 用電日日體ATR之導通電阻以及其他之寄生電阻之和，但是 因隧道磁阻元件TMR以外之電阻成分固定，和記憶資料無 關，在以下，對於按照記憶資料之2種正式記憶胞之電 阻，也以Rmax及Rmin表示，以ar表示兩者之差（即，a
2075-5566-PF(Nl).ptd 第12頁 200405336
此外’圖1之屬於虛擬單元行1 1之虛擬記憶胞DMC之各 單元固定的記憶預先寫入之和電阻Rmax對應之資料。而， 屬於虛擬單元行1 2之虛擬記憶胞DMC固定的記憶預先寫入 之和電阻R m i η對應之資料。 再參照圖1 ’在記憶胞陣列1 〇，各自和記憶胞MC及虛 擬記憶胞DMC共用之記憶胞列對應的配置讀用字線RWL及寫 用數位線WDL。各自和由記憶胞mc構成之記憶胞行對應的 配置位元線BL及源極電壓線SL，對虛擬單元行1 1配置虛擬 位元線DBL0及源極電壓線Sl，對虛擬單元行12配置虛擬位 元線DBL1及源極電壓線SL。 記憶胞MC具有隧道磁阻元件TMR及存取用電晶體八1^， 在對應之位元線BL及源極電壓線SL之間串聯。虛擬記情胞 DMC具有隧道磁阻元件TMR及存取用電晶體ATR ’在虛擬位 元線DBL0或DBL1及對應之源極電壓線SL之間串聯。存取用 電晶體ATR之閘極和對應之讀用字線RWL連接。 列解碼态2 0依照輸入位址表示之列位址RA向各記情胞 列輸出列解碼信號Rd。列解碼器2〇在所選擇之記憶胞列 (以下也稱為「選擇列」）使列解碼信號Rd活化成高位準， 在其他之記憶胞列（以下也稱為「非選擇列」.）使列解碼信 號Rd非活化成低位準。 此外，在以下，將資料、資料線、信號以及信號線等 一值之尚電壓狀態（例如電源電壓“€、Vcc#)及低電壓狀 態（例如接地電壓Vss)各自也稱為「H」位準及「L」位
2075-5566-PF(Nl).ptd 第13頁 200405336 五、發明說明（ίο) ---- 列選擇部2 2具有在各記憶胞列設置之驅動器電晶體2 3 及24。驅動裔電晶體23接在傳達來自列解碼器2〇之對廡之 列解碼信號Rd之節點Nd和對應之讀用字線RWL之間。驅"動 器電晶體24接在對應之節點…及寫用數位線之間。 在驅動器電晶體23及24之各自之閘極各自輸入控制信 號RE及WE。控制信號RE在資料讀出時活化成η位準，在其 他時候變成非活&。-樣的，控制信號WE在資料寫入時活 ^細位^，在其他時候變成非活化。χ，各寫用數位線 WDL之兩端之中位於和列解碼器2〇反側之一方，不管位址 選擇結果都和接地電壓V s s連接。 因此，在貝料頊出時，響應驅動器電晶體2 3之導通， 解碼信細之位準，選擇列之讀用字線 活化^位準，非選擇列之讀用字線肌非活化成L位準。 而二驅動器電晶體24變成不導通，各寫用 非活化成L位準。 粒£ =料寫入時’響應各驅動器電晶體24之導通，自列 解碼裔2 0往接地雷壓v ς ς + 夕s丨站^ 方向之資料寫入電流流向對應 之列解碼信號Rd活化之選擇列宜 選擇列之寫用數位線W儿因將”、、 玄 。而，¥ 資料寫入電流流動。又，各連接，無 冬括用宝的㈣τ \ 各驅動器電晶體23變成不導通， 各項用子線RWL非活化成L位準。 λΜπΑΜ έ0 1 ^ 、輸入位址表不之行位址CA和表示 明Γ去、、之解碼杈式之模式控制信號MDS。由以下之說 明付知，咖組们具有第―模式，各記憶规記憶1位元
五、發明說明Ui) 之資料；及第二槿々， ~' 資料。在哕一、:，成對之每2個記憶胞MC記憶1位元 解碼結果，將丨個# p '之各杈式，因依照輸入位址之 式」及「二單式也t別稱為「一單元解瑪模 示MRAM組件i按听二、/」。杈式控制信號MDS係用以指 叶i才文知、一早兀解碼模式 _ -種模式動作之電氣信號。、'及-早70解碼核式之哪 2個之此對外，/:記/胞,列:°，純舰之行依次分割成各 -亇情的石丨 兀解碼時，在各自之對相鄰，即屬於同 β隐I列之2個記憶胞成對的記憶1位元之資料。 「* f圖1，代表性的表示第奇數個記憶胞行（以下稱為 可文行」）及第偶數個記憶胞行（以下稱為「偶數行」） 各個_在以下以位元線BL表示奇數行之位元線，以位元 線BL#表示偶數行之位元線。 行解碼器25按照模式控制信號MDS及行位址以產生行 解碼信號CDS、解碼控制信號SCD〇、SCD1、DCD。 行選擇部27包括行選擇部CSG、解碼選擇部MSGa、 M S G b以及讀出用選擇閘r s G a、R S G b，和奇數行對應的設 置；及行選擇部CSG#、解碼選擇部MSGa#、MSGb#以及讀出 用選擇閘RSGa#、RSGb#，和偶數行對應的設置。 依據共同之行解碼信號CDS控制各自和構成同一對之 記憶胞行對應之行選擇部CSG及CGS#之輸出。因此，在一 早元解碼模式及二早元解碼模式之各模式，屬於和選擇記 憶胞對應之對之行選擇部C S G及C G S #之輸出活化成Η位準，
2075-5566-PF(Nl).ptd 第15頁 200405336 五'發明說明（12) 其他之行選擇部CSG及CGS#之輸出非活化成L位準。 在一單元解碼模式，按照行位址CA將解碼控制信號 SCD0、SCD1之一方設為η位準，將另一方設為[位準。又， 將解碼控制信號DCD設為L位準。 而’在一單元解碼模式時，將解碼控制信號SCD0、 SCD1各自固定為L位準，將解碼控制信號DCD設為η位準。 在奇數行，解碼選擇部MSGa輸出對應之行選擇部CSG 之輸出和解碼控制信號SCD0之AND邏輯運算結果。解碼選 擇部MSGb輸出對應之行選擇部CSG之輸出和解碼控制信號 DCD之AND邏輯運算結果。在偶數行，解碼選擇部MSGa#輸 出對應之行選擇部CSG#之輸出和解碼控制信號SCD1之AND 邏輯運算結果。解碼選擇部MSGb#輸出對應之行選擇部 CSG#之輸出和解碼控制信號…])之And邏輯運算結果。 在奇數行，讀出用選擇閘RSGa及RSGb在對應之位元線 BL和讀出用資料線rdlI之間並聯。在讀出用選擇閘RSGa及 RSGb之閘極各自輸入解碼選擇部MSGa &MSGb之輸出。 而在偶數行，讀出用選擇閘RSGa#及RSGb#各自接在對 應之位元線BL#和讀出用資料線RDL1及RDL2之間。在讀出 用選擇閘RSGa及RSGb之閘極各自輸入解碼選擇部MSGa#及 MSGb#之輸出。讀出用選擇閘RSGa、RSGb &RSGa#、RSGb# 由N通道型MOS電晶體構成。 因此’在一單元解碼模式之資料讀出時，選擇一個記 憶胞行’在一個選擇行讀出用選擇閘RSGa(或RSGa#)變成 導通’選擇行之位元線BL或BL#和讀出用資料線RDL1連
2075-5566-PF(Nl).ptd 第16頁 200405336 五、發明說明（13) 接二：：出：資:斗_和任-位元線都未連接。 憶胞行(奇數行及偶數行;"：：： = ;之=成對之記 選擇閘RSGa及RSGb變成導通。結果 列，讀出用 BL#和讀出用資料線汕以及⑽^連接；^擇仃之位元線虬及 雖未圖示，在行選擇部27和各 樣之架構。 谷。己胞灯對應的設置一 於是，利用列解碼器2〇、行解碼哭 依照輸入位址切換對記憶胞MC之存取了即，在订?擇部27 模式，將記憶臟之中之按照輸入：址= 選為存取對象，而在二單元解碼模；】 記憶胞MC之每2個成對之中之一對 人位址4擇 記憶胞選為存取對象。 肖將構成该對之2個選擇 其次，進一步說明資料寫入之架構。 一 MRAM組件1還包括位元線驅動器3〇、35，和各記憶胞 行對應的設置；及資料寫入電路4 〇。 σ心 位凡線驅動器30具有驅動器電晶體31及32，各自接在 ^應之位元视（或BL#)《一端側和電源電壓vcc及接地電 文二“一樣的’位元線驅動器35具有驅動器電晶體 及37，各自接在對應之位元線虬（或BL#)之另一端側和 電源電壓Vcc及接地電壓vss之間。 在驅動器電曰曰體3 1及3 2之閘極各自輸入寫入用控制信 號WTal及na0，在驅動器電晶體36及37之開極各自輸入寫 入用控制信號WTbl及WTbO。驅動器電晶體31、32、36以及
200405336 五、發明說明（14) 37各自為了以少的電晶體供給充分之資料寫入電流，由電 流驅動能力相對的大之N通道型m〇s電晶體構成。 wt η 隐胞行’位元線驅動器30按照寫入用控制信號 則之-端側，或者和任一電壓都未連接匕為，； 二樣的’位元線驅動器35按照寫入用控制信號 0及WTbl以電源電壓Vcc或接地電壓Vss 線BL、BL#之另一端側，成者机A、、办叙吡处助對尨之位兀 j次者0又為/于動狀悲。按照需要利 ΐ Ξΐΐ不之預充電電路將浮動狀態之位元線儿、BL#各 自預充電至固定電壓。 =寫入電路40按照對資料端杨之輪入資料μν、 以及行選擇結果’控制在各記憶胞行之寫 ίίί wl ㈤、觀、mi。設定寫入用控制 = Ta〇、WTal、WTb0、WTbl ’使得方向按照輸入資料之 貝枓寫入電流+Iw或一IW流向選擇行之位元線虬（或bl#)。
宜入m馬模式之資料寫入時，為了向-個記憶胞 寫入輸入貝料D I N，方向按照輸入資料D J N 流向選擇行之位元線BL(或BL# )。在二單元解碼抖:入之電資-時’為了向成對之2個記憶胞寫入反映輸入資料ΜΝ J互補育料，彼此反向之資料寫入電流流向各自和2個選 擇行對應之位元線BL及BL#。 ^料p時將非選擇行之位wBL(或 和電壓（例如接地電壓Vss)連接，使得不 不流動…在資料寫入以外時，各位元 1電
2075-5566-PF(Nl).ptd 200405336 五、發明說明（15) 將對應之位元線BL、BL#設為浮動狀態。 WTal 料^電路4〇之架構及寫入用控制信號WTa0、 二; 定等資料寫入電路之細節將後述。 後驅又元，及DBL1之兩端也-樣的配置位元 擬;己,r ;:DMC 。嚴：i ’對於-度寫入了既定資料之虛 ^己，DMC，在平*動作時不必執行資料寫入。因此， ^擬二憶胞DMC對應之區域，本來不必配置位元線驅 m Λ =寫用數位線WDL。可是，為了在記憶胞陣 列10内及其周邊區域確保形狀之連續性而使得 虛擬位元線DBL0及DBL1也配置位元線驅動器3〇及35， ，寫用數位線肌配置成也通過和虛擬記憶胞霞對應之區 域0 但，為了防止對虛擬記憶胞DMC之誤寫入，將和虛擬 位元線DBL0對應之位元線驅動器32及36之閘極固定為接地 電壓Vss，使得用以寫入電阻^“之資料寫入電流（例如— I w)不流向虛擬位元線DBL0。一樣的，將和虛擬位元線 D B L 1對應之位元線驅動器3 1及3 7之閘極固定為接地電壓 Vss，使得用以寫入電阻Rmax之資料寫入電流（例如+ 1幻不 流向虛擬位元線DBL1。 . 其次，說明資料讀出之架構。 MRAM組件1還包括讀出用資料線RDL1、RDL2、參照用 資料線DLrO、DLrl、虛擬選擇閘DSG0、DSG1、電流供給用 電晶體50〜53、資料讀出電路60以及輸出用緩衝器7〇。 電流供給用電晶體5 0及5 1例如由N通道型M0S電晶體構
2075-5566-PF(Nl) .ptd 第 19 頁 200405336 五、發明說明（16) 成’各自接在讀出用資料線RDL1及RDL2和電源電壓Vcc#之 間。電流供給用電晶體52及53例如由N通道型M0S電晶體構 成’各自接在參照用資料線DLrO及DLrl和電源電壓Vcc#之 間。電流供給用電晶體50〜53具有同等之電流供給驅動能 力，各閘極例如和電源電壓V c c #連接。因而，讀出用資料 線R D L 1、R D L 2及參照用資料線d L r 0、D L r 1各自利用電源電 壓Vcc#提升。此外，也可在架構上在電流供給用電晶體 50〜53之閘極輪入在資料讀出動作時變成活化之信號，只 在資料讀出動作時用電源電壓Vcc#提升讀出用資料線及參 照用資料線。 ' > 虛擬選擇閘D S G 0接在虛擬位元線j) β l 〇和參照用資料線 D L r 0之間’響應虛擬控制信號j) $ l 〇之活化（η位準）而變成 導通。虛擬選擇閘DSG1接在虛擬位元線⑽!^和參照用資料 線DLrl之間，響應虛擬控制信號DSU開閉。虛擬選擇閘 DSGO、DSG1例如由N通道型M0S電晶體構成。虛擬控制信號 DSL0及DSL1各自在一單元解碼模式被設為η位準，在二單〜 元解碼模式被設為L位準。 此外，讀出用選擇閘RSGa、RSGb、RSGa#、RSGb#及 擬選擇閘DSGO、DSG1各自在資料讀出時以外被強迫的設為 不導通，不官解碼模式及行選擇結果。 資料讀出電路60具有開關61、62、感測放大器6466 以及閃鎖電路68 1關61選擇讀出用資料線飢2及來昭用 1枓線DLrl之一方和節點N1連接。開關“選擇讀出用資料 線RDL2及參照用貧料線DLrG之—方和節連接。節耀
2075-5566-PF(N1).ptd 第20頁 200405336 五、發明說明（17) --- 和讀出用資料線RDL1連接。 感測放大器64將節點N1相對於節點N2之電壓差（或電 流差）放大，感測放大器6 5按照和感測放大器6 4相反之極 性將節點N3相對於節點N2之電壓差（或電流差）放大。感測 放大器66將感測放大器64及65之輸出差再放大。閃鎖電路 6 8考慮感測放大器6 4〜6 6之放大動作所需時間，在來自感 測放大器66之輸出達到既定位準以上之振幅之時刻，^鎖 感測放大器66之輸出。輸出用緩衝器7〇將閂鎖電路68之閂 鎖資料作為輸出資料D0UT，向資料端子4a輸出。 其次，詳細說明在各解碼模式之資料讀出。 圖4係說明在MR AM組件1之一單元解碼模式之資料讀出 之電路圖。 參照圖4，在資料讀出動作時，響應列位址RA，選擇 列之讀用字線RWL活化成Η位準，在對應之記憶胞Mc及虛擬 s己憶胞DMC存取用電晶體ATR變成導通。因而，各位元線 B L、B L #及虛擬位元線D B L 0、D B L1經由對應之隨道磁阻元 件T M R被拉低至接地電壓V s s。 如已說明所示，在一單元解碼模式，行選擇部27將選 擇行之位元線BL(或BL#)和讀出用資料線⑽!^連接，將讀 出用資料線RDL2和任一位元線都未連接。因此，在讀出用 資料線RDL1產生按照選擇記憶胞之電阻Rmax4Rmin(即記 憶資料）之電流及電壓。 而’因虛擬選擇閘DSG0及DSG1各自變成不導通，在參 照用資料線DLrO產生和電阻Rmax對應之電流及電壓，在參
2075-5566-PF(Nl).ptd 第21頁 200405336 五、發明說明（18) 知用資料線D L r 1產生和電阻R in i η對應之電流及電壓。 開關61及62在一單元解碼模式，將參照用資料線DLr〇 及DLrl各自和節點N1及N3連接。結果，感測放大器64比較 對選擇記憶胞及虛擬記憶胞DMC (電阻Rmi η)各自之存取結 果’感螂放大6 5比較對選擇記憶胞及虛擬記憶胞⑽c (電 阻R m a X)各自之存取結果。結果，相對於感測放大器6 4及 65之中之一方之輸出幾乎無振幅，而另一方之輸出按照選 擇記憶胞之記憶資料具有不同之極性之振幅。因此，藉著 利用感測放大器66將感測放大器64及65之輸出再放大，可 自選擇記憶胞讀出記憶資料。 圖5係說明在MRAM組件1之二單元解碼模式之資料讀出 之電路圖。 參照圖5，在二單元解碼模式之列選擇和在一單元解 碼模式一樣的執行。即，各位元線BL、BL#及虛擬位元線 DBL0、DBL1經由對應之隧道磁阻元件TMr被拉低至接地電 壓 V s s 〇 如已說明所示，在二單元解碼模式，行選擇部2 7將選 擇行之位元線BL及BL#各自和讀出用資料線RDL1及RDL2連 接。因此’在讀出用資料線RDL1及RDL2產生按照2個選擇 記憶胞之各一方之電阻（即記憶資料）之電流及電壓。 而，虛擬選擇閘DSG0及DSG1各自變成不導通。 開關6 1及6 2在二單元解碼模式，各自將讀出用資料線 RDL2和節點N1及N3連接。結果，感測放大器64及65以彼此 相反之極性比較對各自寫入互補資料之2個選擇記憶胞各
2075-5566-PF(Nl).ptd 第22頁 200405336 五、發明說明（19) 自之存取結果。結果 θ 果感測放大器64及65之輸出按照選擇 記憶胞之記憶資料各自目士 τ门 〇 u m a t , 目具有不同之極性之振幅。因此，藉 耆利用感測放大器6 6脾成、3丨μ , 、 b將感測放大器6 4及6 5之輸出再放大， 可檢測選擇記憶胞之電阳审极 . 电阻更接近R m a X及R m 1 η之哪一邊。結 果，可讀出選擇記憶胞之記憶資料。 其次/詳」細說明在各解碼模式之資料寫入。 圖6係表示圖1所示之資料寫入電路40之架構之電路 圖0
參照圖6 ’資料寫入電路4〇具有傳輸閘41、42、閂鎖 電路44以及驅動器控制電路46，和奇數行之各行對應的設 置丄及傳輸閘41#、42#、反相器43、閂鎖電路44#以及驅 動器控制電路46#，和偶數行之各行對應的設置。 ，輸閘41及42在傳達往資料端子4b之輸入資料DIN之 寫^資料線DL和閃鎖電路44之間並聯。傳輸閘41及42由\ 通道型M0S電晶體構成，在各自之閘極各自輸入在圖丨所說 明之解碼選擇部MSGa及MSGb之輸出。 反相器43將寫入資料線DL上之輸入資料DIN反相後輸 出。傳輸閘41#接在寫入資料線DL及閂鎖電路44第之間， 傳輸閘4 2 #接在反相器4 3之輸出節點及閂鎖電路4 4 #之間。
傳輸閘41#及42#由N通道型M0S電晶體構成，在各自之閘極 各自輸入在圖1所說明之解碼選擇部MSGa# AMSGb#之輸 出0 因此，在一單元解碼模式，在和選擇記憶胞對應之一 個選擇行，傳輸閘4 1或4 1 #變成導通，向對應之閃鎖電路
200405336 五、發明說明（20) 44或44#傳送輸乂資料DIN後，作為寫入資料 而，在一早兀解碼模式，在和選擇記憶胞對=。、 之2個選擇行之各行，傳輸閘42及42#變成導、…之成對 各自和2個選擇行對應之閃鎖電路44及44# ==趴結果，向 ΙΗΝ及其反相資料後，作為寫入資獅保存。、輪入資料 驅動為控制電路4 6、4 6 #各自按照對靡士 選擇結果及對應之閂鎖電路44、44#所閂^之=铖胞彳y之 Μ，產生控制對應之位元線驅動器3〇、3寫入貪料 控制信號WTaO、WTal、WTbO、WTbl。各自条t作寫入用 列對應之驅動器控制電路46及46# °可數列及偶數 動器护制雷改夕#切1下係相同的。各驅 勁，控㈣路之動作在-早元解碼模式及 之各模式也係相同的。 早凡解碼杈式
各驅動器控制電路46、46#在資料寫入時以 號WE = L位準）或係資料寫入時也在對 工制L 擇行之情…P在對應之解碼選擇;應 n、fGb#)之輸出都係L位準之情況，為了執行非寫動 作’將寫入用控制信號WTa0、WTal、WTb0、咖各自設為 L位準。因此，在非寫動作時 為浮動狀態。η動作〗將對應之位元祕設 而，係資料寫入時（WE = H位準）而且選擇了對應之記憶 胞行之情況，即在對應之解碼選擇部MSGa、MSGb(或 MSGa#、MSGb#)之輸出信號至少有—個係h位準之情況各 驅動器控制電路46、46#按照對應之閃鎖電路44、44#所問 鎖之寫入資料WD設定寫入用控制信號WTa〇、WTal、WTb〇、 200405336
具體而言，將寫入用控制信號WTa〇及 寫入資柳之一方設為H位準，將另一方設為==知、 外，將寫人用控制信號WTb()、WTbl設為 WTbl 〇 信號而及㈤互補。例如，當寫入資料WD係Λ準用時控制 將寫入用控制信號WTai &WTb〇設為Η位準 :號=一[位準。結果，資料寫 位兀線驅動器30往35之方向流向選擇行之位元線。而當 寫入貢料WD係L位準時，將寫入用控制信號^“及訂“設 為Η位^ ’將寫入用控制信號fTal &WTb〇設為l位準。結 果，貝料寫入電流一IW在自位元線驅動器35往3〇之方向流 向選擇行之位元線。 在資料寫入電路4 0，和各奇數行及各偶數行對應的設 置β、樣之架構。此外，也可將位元線驅動器3 0、3 5之驅動 電壓設為接地電壓Vss及電源電壓Vcc以外之獨立之電壓。 此外’如已說明所示，既定方向之資料寫入電流流向 選擇列之寫用數位線WDL。在寫用數位線WDL流動之資料寫 入電流在記憶胞MC產生沿著難磁化軸方向之磁場。而，在 位7G線BL、BL#流動之資料寫入電流在記憶胞MC產生沿著 易磁化轴方向之磁場。在資料寫入電流流向對應之寫用數 位線WDL及位元線BL、BL#雙方之記憶胞MC，以磁性寫入按 照位元線BL、BL#上之資料寫入電流之方向之寫入資料。 結果，在一單元解碼模式之資料寫入時，對一個選擇 έ己憶胞寫入輸入資料D I N ;而在二單元解碼模式之資料寫
2075-5566-PF(Nl).ptd 第25頁 五、發明說明（22) 入時，對成對之2個選擇記憶胞之— 資料DIN ,對另一方之記憶胞（偶數行可數行）寫入輸入 反相資料（互補資料）。 馬入輪入資料DIN之 照這樣，響應係電氣信號之模式抻 和一單元解碼模式及二單元解碼 侧S，可令 及資料寫入動作。 應的切換資料讀出 圖7係說明在圖1所示之MRAM組件之資 入動作之動作波形圖。 貝科項出及資料寫 參照圖7，時鐘信號CLK按照 二匕狀態〇及L位準（非活化狀態）。m重複=準（活 號CU之活化緣。在圖7，因每 ㈣時鐘信 動作或資料寫入動作！二欠，將時㈣〜丁；^執行資料讀出 及丁 6〜丁 8(圖上夫干、夕欠9 士 、 了 2〜丁 4、T4〜丁 6以 92、93以及94。 週期各自稱為週期91、 在向MRAM纽件1指示動作之情 :二活化緣’晶元選擇信號以活化二週； 々(？辑入)時，命令控 w 松選入寫:。 C:-起活化成η位準。一樣 ^號 準。^控制和晶元選擇信⑽―起活化糾位 模1 ^ t週期’按照在相當於週期開始時之時鐘活化妗夕 在週期91開始之時刻T0，輸入寫命令，因模式控制信 200405336 五、發明說明（23) 號MDS係L位準，指示以和輸入位址對應之一個選擇記憶胞 為存取對象之一單元解碼模式。此外，為了指定一個選擇 行，將解碼控制器信號SCD0設為Η位準，將解碼控制器信 號SCD1設為L位準。虽隹未圖示，按照模式控制信號〇s將解 碼控制器信號DCD0設為L位準。 在週期9 1 ’響應寫命令之輸入’資料寫入電流流向選 擇列之寫用數位線WDL，選擇行之閂鎖電路44將輸入資料 D I N閂鎖為寫入資料WD。供給選擇行之位元線BL響應對應 之閃鎖電路44之寫入資料WD之資料寫入電流。結果，對和 在時刻TO輸入之位址對應之一個選擇記憶胞寫入輸入資料 DIN。 、 此外’自比對於寫用數位線WDL之資料寫入電流之供 給開始慢ΛΤ之時刻供給位元線BL資料寫入電流。藉著設 置這種時間差，可使選擇記憶胞中之隧道磁阻元件TMR之 磁化方向之反轉動作安定化。具體而言，首先，藉著施加 來自寫用數位線WDL之難磁化軸方向之磁場，決定各磁區 之旋轉方向後，施加來自位元線BL之易磁化軸方向之磁 場，可使上述之反轉動作安定化。 此外，將在寫用數位線WDL流動之資料寫·入電流之上 升時之斜率TC1設為比在位元線BL流動之資料寫入電流之 上升時之斜率TC2大。這種斜率TC1及TC2之設定例如藉著 將圖1所示之驅動器電晶體2 3之電流驅動能力設為比圖1所 示之驅動器電晶體31、32、36、37各自之電流驅動能力大 實現。
2075-5566-PF(Nl).ptd 第27頁 200405336 五、發明說明（24) 一般，在位元線BL流動之資料寫入電流之變化過大 時’在上述之各磁區之旋轉動作之終點，有磁區振動而不 女疋狀怨變長之傾向。因此，如上述所示，藉著使位元線 BL上之資料寫入電流之上升時之傾率變小，可使上述之反 相動作安定化。藉著這些資料寫入電流之開始供給時之控 制’對選擇記憶胞之資料寫入安定化。 在週期92開始之時刻T2，輸入讀命令，而且將模式控 制仏唬MDS設為L位準，和週期9丨一樣的指示一單元解碼模 式。又’和週期91 一樣，將解碼控制信號SCD0設為Η位 準，將解碼控制信號SCD1設為L位準。 在f期92，響應在時刻T2輸入之位址（圖上未示），選 f二]之碩用字線RWL活化成Η位$，在選擇行之位元線讥產 ： 選擇記憶胞之記憶資料之電流及電壓。如在圖4之 ϋ =埋在I早兀解碼模式，依照經由選擇行之位元線 泸DMC^己憶胞之存取和對電阻Rmax及Rmin之虛擬記憶 T3，可輸出自選擇笵:二。因❿，在下一時鐘週期之時刻 準）。 σ隱胞所讀出之輸出資料D0UT(例如Η位 在週期9 3開始之時列τ 號MDS係fl位準，於-、' 4，輸入寫命令，3模式控制信 之二單元解$ ^彳μ成對之2個選擇記憶胞為存取對象 自設為L位準Λ。圖據此，將解碼控制信媒⑽、SCIH各 準。 "不’將解碼控制信號DCD設為Η位 在週期93，響應寫命人 ρ 7之輸入’資料寫入電流流向選 2075-5566-PF(N1).ptd 第28頁
五、發明說明（25) 巧列之寫用數位線WDL。又，如圖4所示，利用行選擇部 ，在各自和2個選擇記憶胞對應之2個 路“及44#傳達輸入資料_及其 擇：二: 剩所傳達之互補資料各自問鎖為寫入+資二鎖電路“及 方jV，:=和2個選擇行對應之位元線以及㈣各自具有 之問鎖電路44及44#所問鎖之寫入資聊之 :、空摆々ί /:。結果，對於和在時m 4輸入位址對應之2 個遠擇纟己憶胞並列的寫 」]禺入按妝輸入貧料D I N之互補資料。 寫用數位绫WIM供給欠位兀線^、此#之f料寫入電流和供給 升日士之斜i 貝料寫入電流之間開始供給之時刻及上 =斜率之設定因和在週期91所說明的—樣，不重複詳 ^ ΐ t ?t4J Γ 14 ^ ^ ^ ^ ^ 2 ^ 入分割成2個時鐘4週寫:執 之各週期，供給選擇列之寫用在:上況，在該2個時鐘週期 而且在該2個時鐘週擇:之之各寫^ f位線飢資料寫入電流， -方資料寫入電流即可週』’供給位元線BI^BL#之各 在平行的執行對2個選擇 因在位S線BL流動之資#之貝㈣人之十月況， 源電壓之瞬間下降電流局部集，，可能引起電 寫入分割成2個時鐘坦貝'_作邊限’但是若冑這些資料 種動作邊限之降低期執订’ _免電流集巾’可避免這 在週期94開始之時刻T6，輸入讀命令，而且將模式控 五 發明說明（26) 制信號MDS設為η位準，知捫如接α上 式。據此，將解碼;制4=:ϊ:二：元解碼模 雖夫IS1 + 收加工市』彳口派％ϋϋ、SCD1各自設為l位準， 未囷 將解碼控制信號DCD設為H位準。 在週期94，響應在時刻Τ6輸 —^ 擇列之讀用字線RWL活作w隹 < 位址（圖上未不），選 行選擇邱？7夂ώ 化成Η位準。又，如圖1所示，利用 擇行之i立-的ΐ 由讀出用資料線RDL1、RDL2將2個選 擇仃之位疋線BL及BL#和資料讀出電路⑽連接。 由選ΞίΓ位之Λ明所示，在二單元解碼模式，依照對經 擇記憶胞之各Ϊ之記憶，此互補之資料之2個選 時鐘週期之時刻了7，：出自=“二讀出。因❿，在下-DOUT(例如L位準）。 自k擇圯憶胞所讀出之輸出資料 於是’在按照實施例1 聲 _ _ 〇/7 LJL t os之位準以一單元解瑪=構：可2照模式控制信號 料讀出及資料寫入之對卞、早兀解碼模式切換在資 加嫉 ^/ 舄 對屺fe胞之存取。即，在共同之陳列 憶胞之個數。 刀換1位兀之圯fe所需之記 又’藉著使位址和模或批生丨丨户咕止 記憶胞陣列内，也可設置：f適备的對應，在同- 在二單元解碼模式之動早碼；式之動作區域和 施例1之非揮發性記”晋 、、，D果’在按照本發明之實 應付資料容量更Λ歹：Λ構’可彈性的 尤其’關於這些動作區域之产m:應用雙方。 制信號之設定，不變更位址二r兄界’依據位址及模式控 立址木構，能以軟體切換設定。因
I 第30頁 IH1 2075-5566-PF(Nl).ptd ZUU4UDJJ0
五、發明說明（27) 而，按 照其應 力口在一 情況， 此 樣之特 殊之設 構成虛 起之晶 題。尤 也可有 …、本發明之貫施例 用實現彈性之動竹非揮發性記憶裝置，也可按 單元解碼模式之私於即在要求資料容量之情況，增 捭加在_登—&動作區域，而在要求資料可靠性之 立曰加在—早凡解碼 外，藉著將虛擬:己=Γ動作區域。 性（架構及形狀）m為和正式記憶胞【一 程，使用連續製作之MTJ記憶胞之一部分可 一 Z思胞DMC。因此，不會帶來製程之複雜化所引 2面積之增加及記憶胞陣列之加工邊限之降低等問 八，因可確保在記憶胞陣列1 0内之架構之連續性， 助於圮憶胞MC及虛擬記憶胞DMc之特性之安定化。 又，在貧料讀出精度比較差之一單元解碼模式，也因 參照各自具有和各自記憶H位準及L位準之記憶胞MC 一樣之 特性之虛擬記憶胞群可執行資料讀出，可提高資料讀出精 度。 實施例1之變形例1 在實施例1之變形例1，說明抑制資料讀出電路内之感 測放大器之偏置，尤其在一單元解碼模式時使資料讀出更 高精度化之架構。 參照圖8，按照實施例1之變形例1之MR AM組件2，和按 照圖1所示之實施例1之M R A Μ組件1相比，在包括替代資料 讀出電路60之資料讀出電路100上不同。 資料讀出電路1 0 0具有感測放大器6 4、6 6、閂鎖電路
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6 8、開關1 〇 1、1 〇 2以及電壓保持用電容器丨〇 5。 開關ιοί選擇讀出用資料線RDL2、參照用資料線DLr〇 及DLrl之中之一和節點N1連接。節點N2和讀出用資料線 R D L 1連接。開關1 〇 2係為了將感測放大器w之輸出節點和 節點N3之間設為連接或不連接而設置。電壓保持用電容哭 105接在節點N3和接地電壓vss之間，保持節點们之電壓位 感測放大器64輸出將節點N1及節點N2之電流差（或電 壓差）放大所得到之輸出電壓。感測放大器6 6將節點⑽之 電壓和感測放大器6 4之輸出電壓之電壓差放大。閂鎖電路 68在貢料讀出開始後之既定時刻將感測放大器66之 壓閂鎖後產生讀出資料。 MRAM組件2之其他部分之架構因和圖丨所示之mram組件 1 一樣，不重複詳細之說明。 圖9和圖10係說明在按照實施例}之變形例丄之⑽錢袓 件之在一單元解碼模式之資料讀出動作之電路圖。在按昭 實施例i之變形例上之㈣^組件，在—單元解碼模式之資;^ 讀出分割成2階段之動作執行。 ' 參照圖9，在一單元解碼模式之資料讀出之前半，首 先，開關101將節點N1和參照用資料線DLr〇及儿^之一方 (在此為DLrl)連接。開關102將感測放大器66之輸出節點 和節點N 3連接。 ” 和在實施例丨之說明一樣，在一單元解碼模式之資料 頊出，利用虛擬記憶胞DMC在參照用資料線DLr〇及叽"產
200405336 五、發明說明（29) 生各自按照電阻R m a X及R m i η之電流及電壓。又，在讀出用 資料線R D L1產生按照選擇記憶胞之電阻（r m a X或r m丨η)之電 流及電壓。 在圖9所示之狀態，感測放大器6 4產生依照對選擇記 憶胞及虛Μ §己憶胞D M C (電阻R m i η)各自之存取結果之比較 之輸出電壓。藉著利用開關1 02形成之感測放大器66之回 授環，利用電壓保持用電容器1 〇 5將在此狀態之讀出結果 保持為節點Ν 3之電壓。 參照圖1 0 ’在自資料讀出之開始經過了既定期間之時 刻’切換開關1 0 1及1 〇 2之連接。即，在一單元解碼模式之 資料讀出之後半，開關101將節點N1和參照用資料線儿“ 及DLrl之另一方（在此為DLrO)連接，開關1〇2將感測放大 器6 6之輸出節點和節點N 3分開。 在圖1 0所示之狀態，感測放大器64產生依照對選擇記 憶胞及虛擬記憶胞（電阻Rmax)各自之存取結果之比較之輸 出電壓，。而，在節點N3利用電壓保持用電容器丨〇5保持圖9 所示之狀怨之項出結果，即依照對選擇記憶胞及虛擬'記θ 胞（電阻Rmin)各自之存取結果之比較之電壓。 結果，因在圖1 〇之狀態之感測放大器66之輸出 照遥擇έ己彳思胞之記憶資料具有不同之極性，藉著在 感測放大态6 4及6 6之放大動作之所需時間之時刻 ^到 放大器66之輸出電壓，可產生輸出資料D〇UT。 、琢測 圖11係說明在按照實施例i之變形例i iMRAM組 一單元解碼模式之資料讀出動作之電路圖。 之
200405336 五、發明說明（30) 、f照圖1 1 ’在二單元解碼模式之資料讀出，開關1 〇 1 ，接節點N1和讀出用資料線尺儿2，開關1〇2連接感測放大 器6 6之輸出節點和節點n 3。 =已說明所示，在二單元解碼模式之資料讀出，在讀 出用1料線RDL1及RDL2各自連接記憶互補之資料之2個選 擇、"己胞。因此，在圖1 1之狀態，感測放大器64依照對2 個選擇記憶胞之存取，可產生按照應讀出之記憶資料之位 準之電壓。 利用開關1 02所形成之回授環將感測放大器64之輸出 電^ ^放大即，在二單元解碼模式之資料讀出，不必如 在一單元解碼模式之資料讀出般分割成2階段執行。即， 在圖11之狀怨，藉著在考慮到感測放大器6 4及6 6之放大動 作之所需時間之既定時刻閂鎖感測放大器66之輸出電壓， 可產生來自選擇記憶胞之讀出資料。 、、、、Ό果’在按照實施例1之資料讀出電路6 0，在不同之 感測放大為6 4及6 5比較在選擇記憶胞和2種電阻之虛擬 憶胞之各單元之間之存取結果，而在按照實施例丨之變= 例1之貧料讀出電路100，在共同之感測放大器64比較在 擇記憶胞和2種電阻之虛擬記憶胞之Μ U間之存取结選 果。因此，抑制因感測放大器之元件間之變動而 置，可提高資料讀出精度。 生之偏 圖1 2係說明按照實施例1之變形例1 iMRAM組 之動作波形圖。 1卞之動作 芩照圖12，和圖7 一樣，在時刻7〇〜77各自表 ,g无
2075-5566-PF(Nl).ptd 第34頁 200405336 五、發明說明（31) —— 定週期之時鐘信號ακ之活化緣，以週期uη 14各自表示 用以執行貧料讀出或資料寫入丨次之各2個時鐘週期。 參：圖12 ’在週期⑴開始之時㈣，和圖 指 位因此：和圖7所示之週 選擇列之耷^㊉之位址，貝料寫入電流流向 =彳：一1"L及選擇行之位元線BL。因而，在 電路44閃鎖之—/入選資擇 胞寫入在時_輸入後由問鎖 员< r刖入貝枓DIN(寫入資料WD)。 解碼之時刻T2 ’和圖7-樣，指示在-單元 Τ2〜Τ3):實:出_。在週期112之前半之時鐘週期(時刻 線隱之活化向乍狀態，響應選擇列之讀用字 產生按昭iP谨//擇屺憶胞存取，在選擇行之位元線BL 此外，電阻（Rmah1Rmin)之電流及電壓。 丄：Γ=2Λ電阻之一方(例如Rmin)之虛擬記 些存取之比較結果電路100,在節點N3保持表示這 作狀時刻Τ3，），實現圖1〇所示之動 之存取，同時對2種電1週^一樣;；平行執行對選擇記憶胞 胞之存取，Α次粗w f之另一方（例如RmaX )之虛擬記憶 持之在前半之m =〇，比較依照在節點ns所保 半之時鐘週期所π 存取比較結果之電壓和依照在後 期11 2，可許屮一二'、之存取比較結果之電壓。因而，在週 —時鐘週^之時刻®Tf，擇^t'胞之广憶資料。結果，在下 輸出自選擇記憶胞所讀出之輸出 2〇75.5566-PF(Nl).ptd 第35頁
200405336 五、發明說明（32) 資料D 0 U T (例如η位準）。 在週期11 3間始之時刻了 4，和圖7 解碼模式之資料寫入。在週期113之動作^ 在二單元 期93 —樣，不重複詳細之說明。動作因和圖7所示之週 此外，在下一週期114開始之時刻τ 示在二單元解碼模式之資料讀出。如’ ^圖7—樣，指 示，不必如-單元解碼模式時般將資料：Π2之說明所 執行。因此，在週期丨J 4，在最、〃 $为割成2階段 _，依照對各自記憶互在補取 則之電机差（或電壓差），可執行資料 時鐘週期之時肋，可輸出輸出資料_τ(例如L，位 實施例1之變形例2 在實施例1之變形例2，也表示用以提高一 式時之資料讀出精度之架構。 ％馬柄 =照圖13，按照實施例}之變形例2之〇〇組件2#， 按…、貝％例1之MRAM組件1相比，在還包括短路開關丨4 〇上 不同。短路開關140具有P通道型M〇s電晶體141及~通道 M〇S電晶體142，在虛擬位元線DBL0及DBL1之間並聯。 在電晶體142之閘極輸入虛擬選擇信號DSL〇 (或 DSL 1 )，在電晶體丨4 1之閘極輸入利用反相器丨4 3反相後之 虛擬選擇信號DSL〇(或DSL1)。因此，在虛擬選擇閘⑽⑻及 DSG1變成導通時，短路開關14〇變成導通，將虛擬位元線 第36頁 2075-5566-PF(Nl).ptd 200405336 五、發明說明（33) DBL0及DBL1之間短路。 因而’將虛擬位元線DBL0及DBL1之電壓及通過電流平 均化。結果’在虛擬位元線DBL〇 &DBL1產生電&Rmin及 Rmax之中間位準’即在連接+ 之電阻之狀態 之電流及電壓。因此，在參照用資料線DLr〇 &DLrl也各自 產生和該中間位準之電阻對應之電流及電壓。 其他部分之架構及動作因和實施例1 iMRAM組件1 一 樣，不重複詳細之說明。 藉著採用這種架構，在資料讀出電路60，在一單元解 碼模式之資料讀出時，感測放大器64及65比較產生按照選 擇記憶胞之電阻（Rmax或Rmin)之電壓•電流之讀出用資料 線RDL1和各自產生按照中間位準之電阻之電壓•電流之參 照用資料線DLrO及DLrl。結果，在感測放大器64及65之輪 出產生按照選擇記憶胞之記憶資料之極性不同之振幅。因 此，在感測放大器6 4及6 5之間因有元件間變動而在一方之 感測放大器無法得到充分之振幅之情況，若在另一方之感 測放大器可得到充分之振幅，因也可正常的讀出資料，可 使資料讀出高精度化。 關於在二單元解碼模式之資料讀出動作及在一單元解 碼模式和二單元解碼模式之資料寫入動作，因和在實施例 1所說明的一樣，不重複詳細之說明。 貫施例2 在實施例1及其變形例1、2，表示將虛擬記憶胞配置
2075-5566-PF(Nl).ptd 第37頁 200405336 五、發明說明（34) 成形成虛擬單元行之陣列架構，但是在實施例2，說明將 虛擬記憶胞配置成形成虛擬單元列之情況架構。 參照圖1 4，按照實施例2之MRAM組件3包括複數記憶胞 區塊10A 、 10B 、 10C 、 10D 。 記憶胞區塊1 0 A、1 0 B、1 0 C、1 0 D各自具有相同之架 構，具有配置成行列狀之複數MTJ記憶胞。MTJ記憶胞之至 少一列用作虛擬記憶胞DMC。虛擬記憶胞DMC配置成形成虛 擬單元列14。虛擬記憶胞DMC預先寫入和電阻Rmin對應之 資料，固定的記憶該資料。 剩下之MTJ記憶胞用作正式記憶胞MC。但，端部之記 憶胞行1 5及1 6用作備用行，又至少一個記憶胞列用作備用 歹U 7。備用行1 5及1 6因各自具有正式記憶胞耽及虛擬記憶 胞D M C雙方’可置換兩者。備用列1 7只用正式記憶胞μ c形 成’但是和實施例1 一樣，記憶胞MC及虛擬記憶胞DMC具有 相同之架構，只有是否固定的保持既定資料（電阻RmiG不 同’利用備用列1 7也可置換記憶胞MC之列及虛擬單元列1 4 之任一個。 各自和記憶胞MC之列對應的配置讀用字線rwl及寫用 數位線WDL，和虛擬單元列1 4對應的設置虛擬讀用字線 DRWL及虛擬寫用數位線DWDL。一樣的，對於借甏 備用讀用字線霞及刻寫用數位細 列解碼為2 0按照列位址R A產生用以使讀用字線r ψ [及 寫用數位線WDL選擇性的變成活化之列解碼信號（圖上未 示）。 ^
200405336 五、發明說明（35) 虛擬解碼器20d按照區塊選擇信號BS在資料讀出時控 制虛擬讀用字線DRWL之活化。 備用解碼器20s響應備用啟動信號SE，在資料讀出及 資料寫入時，分別控制備用讀用字線SRWL及備用寫用赵你 線SWDL之活化。 ^ 各自和記憶胞MC之行對應的設置位元線BL，各自和備 用行15及16對應的設置備用位元線SBL1及SBL2。記憶胞MC 及虛擬記憶胞DMC共用各位元線BL、備用位元線SBL1以及 SBL2。此外，各自和記憶胞方塊1〇八、10B、i〇c、i〇D對應 的設置讀出用資料線RDLA、RDLB、RDLC、RDLD。 在各記憶胞方塊1 0 A、1 OB ' 1 0 C、1 〇D配置用以控制讀 出用資料線RDLA、RDLB、RDLC、RDLD之對應之一條和各位 元線之間之連接之讀出用選擇閘RSG。在讀出用資料線 RDLA、RDLB、RDLC、RDLD 和備用位元線SBL1、SBL2 之間設 置備用選擇閘SSG1、SSG2。 將在後面說明細部，複數記憶胞區塊之中之每2個成 對。例如，記憶胞方塊1〇Α及l〇B成對。記憶胞區塊1〇(：及 10D也和記憶胞方塊10A及10B—樣的成對。 八在二單元解碼模式，利用成對之2個記憶胞區塊各自 所含之和同一位址對應之各一個記憶胞記憶1位元之資 料在資料寫入，選擇記憶胞區塊及和選擇記憶胞區塊成 對之記憶胞區塊所含之該各1個之記憶胞成為存取對象， 被寫入互補資料·，在資料讀出，該各1個之記憶胞各自也 成為存取對象。
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第39頁 200405336 五、發明說明（36) 而’在一單元解碼模式， 胞記憶1位元之資料。即，在資斜/ L胞£塊利用各記憶 中之一個之選擇記情胞# A 、 ”，，入，遥擇έ己憶胞區塊 非選擇記憶胞區塊中之产M ^ °己fe胞區塊成對之 T之虛挺兄.! 思胞DMC成為存取對象。 在列如❹胞方塊l〇U1〇B之成對之記憶胞 共用行解碼器25及資料讀出電路15〇。 已[塊之間 擇之二及寫用數位線WDL代表之用以執行列選 擇之W線群延長配置成在複數記憶胞區塊之間共用。 即’記憶胞方塊1〇Α及1〇c利用共 、 數位線WDL、虛擬讀用宋娩npwi 占』 卞wvyl 馬用 #田 > 田〜線L、虛擬寫用數位線DWDL、 備用項用子、.泉SRWL以及備用寫用數位線⑽ 讀出時及資料寫入時之列選摆。一 M ^轨仃在貝枓 inR.inn L2才之夕J达擇。樣的，對於記憶胞方塊 共用之信號線群，執行在資料讀出時及 貝枓寫入時之列選擇。 拂夕ΐ二料'貝出日”在一單元解碼模 <，和選擇記憶胞區 塊f k擇列對應之讀用字線RWL活化成Η位準，和選擇記憶 品鬼成對之非選擇5己憶胞區塊之虛擬讀用字線⑽社變成 ，在二單元解碼模式，在成對之2個記憶胞區塊 各區塊’和選擇列對應之讀用字線RWL活化成η位準。 f資料寫入時，在一單元解碼模式，和選擇記憶胞區 塊之選擇列對應之寫用數位線WDL活化成Η位準；在二單元 解碼模式，在成對之2個記憶胞區塊之各區塊，和選擇列 對應之寫用數位線WDL活化成Η位準。 第40頁 2075-5566.PF(Nl).Ptd 200405336 五、發明說明（37) 在選擇列包括缺陷記憶胞之情況，在資料讀出及資料 寫入之各動作，備用讀用字線SRWL及備用寫用數位線SWDL 各自替代讀用字線RWL及寫用數位線WDL變成活化。 圖1 5係a兒明在圖1 4所示之M R A Μ組件之資料讀出及資料 寫入杀構之電路圖。在圖1 5，代表性的表示記憶胞方塊 10Α及與其對應之架構。 ㊁己憶胞方塊1 0 Α如在圖1 4之說明所示，由複數η J記憶 胞構成’除了正式記憶胞MC以外，還具有形成虛擬單元列 1 4之虛擬記憶胞D M C、備用行1 5、1 6以及備用列1 7。 列選擇部2 2之架構和圖1所示之列選擇部2 2 一樣，在 虛擬解碼器20d和虛擬讀用字線⑽叽及虛擬寫用數位線 DWDL之間各自連接驅動器電晶體23d及24d。而，對於備用 列17，在備用解碼器2 Os和備用讀用字線“壯及備用寫用 數位線SWDL之間各自連接連接驅動器電晶體23d及24d。在 驅動器電晶體23、23d、23s之各閘極輸入控制信號⑽，在 驅動器電晶體24、24d、24s之各閘極輸入控制信號WE。 其次’說明資料寫入之架構。 和各位元線BL、備用位元線SBU &SBL2對應的配置和 圖1 一樣之位兀線驅動3 0、3 5。位元線驅動器3 〇及3 5之 動作因和在實施例1所說明的一樣，不重複詳細之說明。 在此，雖省略圖不，和圖1 一樣，設置資料寫入電路，產 生在各兄憶胞行設定之寫入用控制信號WTa〇、WTal、 WTbO、WTbl。 在一單元解碼模式之資料寫入，資料寫入電流分別流
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向選擇列之寫用數位線WDL及選擇行之位元線BL(或備用位 元線SBL1、SBL2)，對1個選擇記憶胞執行資料寫入。 而，在二單元解碼模式之資料寫入，在記憶胞方塊 1 0A，和一單元解碼模式時一樣，和對一個選擇記憶胞寫 入寫入資料平行的在成對之記憶胞方塊丨〇B，也對利用同 一位址特定之1個選擇記憶胞寫入寫入資料之反轉資料。 其次，說明資料讀出之架構。 各自和讀出用資料線RDLA及RDLB對應的設置電流供給 用電晶體50A及50B。電流供給用電晶體5〇A及50B之動作及 功能因和圖1所示之各電流供給用電晶體50〜53 一樣，不重 複詳細之說明。 和各記憶胞行對應的設置之讀出用選擇閘RSG響應對 應之行選擇部CSG之輸出信號而開閉。按照在成對之各記 憶胞區塊獨立的產生之行解碼信A、CDSB設定各行選 擇部CSG之輸出。在一單元解碼模式，在記憶胞區塊和選 擇行對應之讀出用選擇閘變成導通，選擇行之位元線BL和 讀出用資料線RDLA(或RDLB)連接。 而，在二單元解碼模式，在成對之各記憶胞方塊丨〇 A 及1 0B，和選擇行對應之讀出用選擇閘RSG變成導通。因 而，讀出用資料線RDLA及RDLB和在各記憶胞方塊10A及10B 所選擇之位元線BL連接。 而在選擇了包括缺陷記憶胞之記憶胞行之情況，替代 讀出用選擇閘RSG之備用選擇閘SSG 1或SSG2變成導通。結 果，在一單元解碼模式，在選擇記憶胞區塊，替代缺陷記
2075-5566-PF(Nl).ptd 第42頁 200405336 五、發明說明（39) 憶胞之位元線BL之備用位元線SBL1或SBL2和讀出用資料線 RDLA(或RDLB)連接。而，在二單元解碼模式，在選擇記憶 胞區塊及與其成對之記憶胞區塊，替代缺陷記憶胞之位元 線BL之備用位元線sbli或SBL2和讀出用資料線RDLA及RDLB 連接。 雖省略部分圖示，和各記憶胞方塊丨〇 A及丨〇 B對應的設 置一樣之架構。 在成對之記憶胞方塊1〇A及10B之間共用之資料讀出電 路150包括感測放大器64〜66、閂鎖電路68、開關151、152 以及基準電阻附加電路丨5 5。 開關151選擇讀出用資料線RDLA ARDLB之一方和各節 點N1及節點N3連接。開關152選擇讀出用資料線RDLA及 RDLB之一方和節點N4連接。基準電阻附加電路1 55設於節 點N2及N4之間。 參照圖1 6，基準電阻附加電路丨5 5包括開關丨5 6、 1 5 7、基準電阻丨5 8以及旁通路徑丨5 9。開關丨5 6及1 5 7響應 模式控制信號MDS，切換節點N2及N4之間之連接關係。 具體而言，在一單元解碼模式，開關丨5 6及丨5 7經由基 準電阻158連接節點n2及N4。基準電阻158具有比AR小之 電阻’最好具有電阻△R/2(Z\R = Rmax—Rmin)。結果，虛 擬記憶胞DMC及基準電阻158之電阻之和變成（Rmin + △ R/2) ’變成選擇記憶胞之2種電阻Rmin&Rmax之中間位 準。 而’在二單元解碼模式，開關丨5 6及丨5 7經由旁通路徑
2075-5566-PF(Nl).ptd 第43頁 200405336 五、發明說明（40) ' 159連接節點N2及N4。旁通路徑159之電阻理想上係零。 感測放大器64〜66及閂鎖電路68之動作因和圖1所示之 資料讀出電路60 —樣，不重複詳細之說明。 其次’使用圖1 7說明在一單元解碼模式之資料讀出。 如已說明所示，在一單元解碼模式，成對之記憶胞方 塊10A及10B之一方作為選擇記憶胞區塊，包括資料讀出對 象之記憶胞。開關151將讀出用資料線〇1^ &RDLB之和選 擇記憶胞區塊對應之一方與節點N1及.各自連接。開關 152將讀出用資料線RDLA&RDLB之和非選擇記憶胞區塊對 應之另一方與節點N4連接。例如，在選擇了記憶胞方塊 10A之情況，開關151將讀出用資料線⑽“和各節點…及们 連接，開關152將讀出用資料線⑽⑶和節點N4連接。 結果，節點NUNS各自和選擇記憶胞連接，節點⑽經 =基：電阻附加電路1 55中之基準電阻! 58和非記憶胞 中之虛擬記憶胞DMC連接。 因此，感測放大器64及65各自以相反之極性將對具有 電阻Rmax或Rmin之選擇印梧士&+ ,, w ^ @ 1 胞之存取和對虛擬記憶胞之存 取之比車父、、、口果放大後輸出。如ρ # 一 胞之存取路徑之電阻設’將對虛擬記憶 电,。又钓Kmax及Rmin之中間位準。乡士 依照對選擇記憶胞區塊中之選渥 卜立 塊中之虛擬記憶胞之存取，；胞:非選擇記憶胞區 料讀出。 』執仃在一早凡解碼模式之資 广說:月在二單元解碼模式之資料讀出。 在各記憶胞方塊IGAWOB，因和
200405336 五、發明說明（41) 輸入位址對應讀用字線RWL(或備用讀用字線πE)變成活 化，在讀出用資料線RDLA及RDLB各自連接記憶彼此互補之 資料之2個選擇記憶胞。 開關151將讀出用資料線RDLA和各節點Ν1及Ν3連接， 開關1 52將讀出用資料線RDLB和節點Ν4連接。因此，記情 胞方塊10Α中之選擇記憶胞和節點Ν1及Ν3在電氣上連接f 記憶胞方塊1 0B中之選擇記憶胞和節點N2在電氣上連接。 在二單元解碼模式，因基準電阻附加電路1 $ 5經由a 通路徑159連接節點N2及N4，在節點N2及N4之間未^加^ 的電阻。因此，感測放大器64及66可輸出各自以相反口斤 性將各自記憶互補資料之2個選擇記憶胞之電阻差放之極 電氣信號。結果，資料讀出電路15〇可依照對各 = 對之記憶胞區塊之2個選擇記憶胞之存取執行資；成 於是，在按照實施例2 iMRAM組件，也松:。 ，虎之模式控制信號廳之位準，以一單元解氣 早兀解碼杈式切換在資料讀出及資料寫入之對’、、:及一 取。即，在共同之陣列架構，可按照電;己J胞之存 憶1位元所需之記憶胞之個數。又，藉著使：:位準切換記 !信號適當的對應’在同-記憶胞陣列内，也可和模式控 域。 冑作£域和在二早讀碼模式之動作區 結果，和實施例1之非揮發性記憶裝置— 陣列架構，可彈性的庵从+ 直樣，不變更 r生的應付貪料容量優先之雍田π ^ 性優先之應用雙方，& 0 炎无之應用及資料可靠 又万而且可按照應用彈性的調整在—二罪
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第45頁 200405336 發明說明（42) 解碼模式及在二單元解碼模式各自之動 此外’和實施例i之非揮發性記憶乍置°一5 。从 虛擬記憶胞DMC設為和正式記憶胞MC_樣：：^猎著將 也可有助於製程之簡化及記_ ^ ，木構及形狀， 性之安定化。 UMC和虛擬記憶胞DMC之特 H ’在實施例2之架構’在一單元解碼模式，因將 同=胞區塊之選擇記憶胞及虛擬記憶胞設 為存取對象’在配置了虛擬單元列14之各記憶胞區塊，不 會引起按照輸入位址控制記憶胞MC及虛擬記憶胞對位元線 BL(及備用位元線SBL1、SBL2)之連接複雜化，在讀用字線 RWL及位元線BL之交點各自配置正式記憶胞MC，可提高各 記憶體陣列之密集度。 實施例2之變形例 在實施例2之變形例，說明在實施例2之MR AM組件之排 列上’在二單元解碼模式，對同一記憶胞區塊内之2個記 憶胞存取之架構。 圖18表示實施例2之變形例之MRAM組件3#之架構之電 路圖。 . 參照圖1 8，MR AM組件3#和圖1 5所示之實施例2之MR AM 組件3相比，在和各記憶胞區塊對應的配置2條讀出用資料 線上及在各記憶胞區塊之行選擇部利用圖1所示之行選擇 部2 7執行上不同。 例如，和記憶胞方塊1 0 A對應的配置讀出用資料線
2075-5566-PF(Nl).ptd 第46頁 200405336 五、發明說明（43) RDL1 A及RDL2A，和記憶胞方塊10B對應的配置讀出用資料 線RDL1B及RDL2B。各自和讀出用資料線RDL1 A及RDL2A對應 的設置電流供給用電晶體50 A及51 A，各自和讀出用資料線 RDL1B及RDL2B對應的設置電流供給用電晶體50B及51B。電 流供給用電晶體50A、51A、50B 、51B各自具有圖1所示之 電流供給用電晶體5 0〜5 3之各電晶體一樣之架構及功能。 在各記憶胞區塊，2條讀出用資料線（例如rdL 1 A、 RDL2A)和各記憶胞行之位元線之間之連接和圖1所示之 MR AM組件1 一樣的構成。即，配置成在例如記憶胞方塊丨〇 a 及1 0 β之成對之2個記憶胞區塊之間共用圖1所示之行選擇 部2 7。 在各記憶胞行，解碼選擇部MSGa、MSGb(MSGa#、 MSGb#)之輸出傳給各自和成對之記憶胞區塊對應之讀出用 選擇閘RSGa、RSGb(RSGa#、RSGb#)之各閘。 在備用位το線SBL 1和2條讀出用資料線之間並列的配 置=用4擇閘SSG1及SSG1#，在備用位元線SBL2和2條讀出 用貢料線之間並列的配置備用選擇閘88(；2及％62#。 在MR AM組件3#，按照成對之2個記憶胞行單位執行缺 陷行之置換。因此，在選捏 夕料々卜主、α 在&擇了包括缺陷記憶胞之記憶胞行 ρςΓ PQr, πο.....、式，和選擇行之讀出用選擇閘 樣的控制備用選擇閘SSG1 RSGa、RSGb、RSGa#、RSGb#— SSG1#、SSG2、SSG2# 之開閉。 說明在M R A Μ組件3 # 元解碼模式之資料 之資料讀出。
讀出，和實施例2之MR AM 其次， 在一早 組
200405336 五、發明說明（44) 件3 —樣’依照對選擇記憶胞區塊中之選擇記憶胞及非選 擇記憶胞區塊中之虛擬記憶胞DMC之各單元之存取執行。 例如，在記憶胞方塊1 〇 A係選擇區塊、成對之記憶胞 方塊1 0 β係非選擇記憶胞區塊之情況，在資料讀出電路 1 5 0，和在圖1 5之一單元解碼模式時之動作一樣，開關i 5】 將讀出用資料線RDL1和各節點N 1及節點N3連接，開關1 52 將和非選擇記憶胞區塊之虛擬記憶胞DMC連接之讀出用資 料線RDL2B和節點N4連接。因而，可和實施例22MRAM組件 一樣的執行在一單元解碼模式之資料讀出。 其次，使用圖1 9說明在二單元解碼模式之資料讀出。 參，圖1 9，在記憶胞方塊丨〇a係選擇記憶胞區塊之情 況，和實施例1之MR AM組件1 一樣，和包括選擇記憶胞之記 憶胞行之對對應之讀出用選擇閘RSGb ARSGb#變成導通。° 因而i選擇記憶胞區塊之讀出用資料線RDL1A及1RDL2A和各 自記憶互補之資料之2個選擇記憶胞各自在電氣上連接。 二貝料。貝出電路1 5 〇將選擇記憶胞區塊之一方之讀出用資料 線RDL1A和各節削及㈣連接，開關152將選擇記憶胞區塊 ΐ力另：i讀出!料線rdl2a和節點ni連接。#實施例2 木 ’，在二單元解碼模式基準電阻附加電路1 5 5戀 成不，化’在節點N2及“之間未附加電阻。 接f i匕，資料讀出電路150利用和在實施例2所說明的一 擇▲己产於之!^、、、對於屬於同一記憶胞區塊之成對之2個選 擇圮梳月已之存取，可執行資料讀出。
此外在貝料寫入時之動作因和實施例1 iMRAM組件J
2075-5566-PF(Nl).ptd 第48頁 200405336 五、發明說明（45) 一樣的執行，不重複詳細之說明。 。如以上之說明所示，在實施例2之變形例之架構，在 二單兀解碼模式並列的成為存取對象之2個選擇記憶胞屬 於同一記憶胞區塊之架構，可到和實施例2 iMRAM組件一 樣之效果。 實施例3 在貫施例3，說明應用在不同型式之非揮發性記憶胞 上正文到注目之替代以1^記憶胞之〇關（(^〇111(：1111]^16(1 Memories)單元之架構。 關於0UM之概要’公開於例如r非揮發性記憶體最前 線··美國I nte 1所描繪之自快閃記憶體往〇1^之未來發
展」，日經Microdevice 2000 年3 月號，pp65〜78 。該0UM 單兀由薄膜之硫碼碲化合物層及發熱元件構成。該硫硒碲 化合物按照來自資料寫入電流通過之加熱元件之加熱圖案 非晶形化或結晶化。硫硒碲化合物層之電阻因在非晶形狀 態及結晶狀態各自不同，藉著按照寫入資料之位準設定各 自和非晶形化及結晶化所需之2種加熱圖案對應之資料寫 入電流之2種供給圖案，在_單元非揮發性的記 單元也包括於本發明之非揮發性 貝乂 範圍。 且< l π *圖2 〇係龙明作為按照本發明之實施例3之非揮發性記 憶裝置之代表例表示之議組件4之整體架構之電路圖。 麥照圖20，實施例3之〇UM組件4，在圖1所示之實施例
2075-5566-PF(Nl).ptd 第49頁 200405336 五、發明說明（46) 1之MR AM組件1之架構，包括配置〇UM單元之記憶胞陣列 1 0#，替代配置MT J記憶胞之記憶胞陣列上不同。 在圮憶胞陣列1 0#，使用配置成行列狀之複數〇UM單 元，設置正式記憶胞2 〇 〇和虛擬記憶胞2 〇 〇 d。虛擬記憶胞 200d配置成形成虛擬單元行11#及12#，共用記憶胞2〇^ 記憶胞列。 各自和記憶胞列對應的配置字線WL及集極線(：[，各自 和Z fe胞行對應的配置位元線β l。各自和虛擬單元行1 j # 及1 2#對應的設置替代位元線此之虛擬位元線DBL〇及 D B L 1。集極線C L和接地電壓v s s連接。 記憶胞2 0 0及虛擬記憶胞2 〇 〇 d各自具有硫硒碲化合物 層2 1 0及切換用電晶體2 2 0，在對應之位元線（或虛擬位元 線DBL0、DBL1)及集極線CL之間串聯。 在此，說明0UM單元之架構及資料記憶原理。 圖2 1係表示利用〇UM組件構成之記憶胞陣列之一部分 之平面圖。 參照圖2 1 ’和排列成行列狀之字線孔及位元線儿之交 點對應的配置具有硫砸締化合物層2 1 〇之記憶胞2 〇 〇。 圖2 2係在圖2 1之P — Q剖面圖。 . 參照圖22 ’切換用電晶體220具有n型區域222，在p型 區域2 21上形成；及ρ型區域2 23，在η型區域222内形成。 切換用電晶體220由依據ρ型區域221、η型區域222以及ρ型 區域2 2 3之ρηρ型之縱型寄生雙極性電晶體形成。 η型區域222相當於圖2〇及圖21所示之字線WL。又，在
第50頁 200405336 五、發明說明（47) 石爪石西碲化合物層2 1 0及切換用電晶體2 2 〇之間設置利用通過 電流發熱之加熱元件230。在資料寫入時，切換用電晶體 220變成導通，而且自位元線Bl通過硫硒碲化合物層21〇及 加熱元件230之資料寫入電流流動。按照該資料寫入電流 之供給圖案（例如供給期間及供給電流量），硫硒碲化合物 層2 1 0相k化成結晶狀態及非結晶狀態之其中一方。硫石西 碲化合物層2 1 〇在非結晶狀態及結晶狀態時之各狀態，具 有不同之電阻。具體而言，非結晶化之硫硒碲化合物層之 電阻比結晶化時的高。 即’ 0UM單元和mt J記憶胞一樣按照記憶資料具有電阻 Rmax及Rmin之其中之_。此外，MT j記憶胞及〇UM單元在資 料記憶時之電阻各自不同，但是在本專利說明書共同的以 R m a X及R m i η表達按照記憶資料之位準之2種電阻。 因此’在資料讀出時，藉著令切換用電晶體2 2 0變成 導通’令位準未達到相變化之資料讀出電流通過硫砸碲化 合物層2 1 0 ’可依照電阻差執行和M T j單元一樣之資料讀 出。 再參照圖20 ’形成虛擬單元行11#之虛擬記憶胞20 0d 固定的記憶預先寫入之和電阻^以對應之記憶資料。一樣 的’形成虛擬單元行12#之虛擬記憶胞2〇〇d之各單元固定 的$憶預先寫入之和電阻Rm i n對應之記憶資料。 各自和字線WL對應的設置字線驅動器2 4 0。字線驅動 $ 2 4 0按照來自列解碼器2 〇之列選擇結果，在資料讀出及 貢料寫入時各自使選擇列之字線WL活化成Η位準。
2075-5566-PF(Nl).ptd 第51頁 200405336 五、發明說明（48) 對於各位元線BL及各虛擬位元線!)从(）、DBL1，設置位 兀線驅動器2 5 0，替代圖1所示之位元線驅動器3 0、3 5。位 元線驅動器250具有驅動器電晶體251及252，各自接在電 源電壓Vcc和對應之位元線或虛擬位元線DBL〇、DBL1和電 源電壓Vcc及接地電壓vss之間。驅動器電晶體251及252和 驅動為電晶體3 1、3 2、3 5、3 6 —樣，由N通道型M0S電晶體 構成。 _在各記憶胞行利用資料寫入電路4 0 #依照行位址C A及 輸入資料DIN控制驅動器電晶體π!及252之通過電流量及 電流通過時序。 在貫施例3之MRAM組件，也利用行選擇部27執行在一 單元解碼模式及二單元解碼模式之間之存取切換。其細節 因和在實施例1所說明的一樣，不重複說明。 一如已說明所示，〇UM單元及MT J記憶胞因在具有按照記 憶貢料而異之電阻上其資料記憶原理係共同的，基本上可 用同一架構實現其資料讀出架構。因此，資料讀出架構和 圖1所示之MRAM組件1 一樣，設置讀出用資料線RDU、 RDL2、參照用資料線DLr〇、DLrl、讀出用選擇閘rsg、虛 擬選擇閘DSG0、DSG1、電流供給用電晶體5〇〜·53、資料讀 出電路60以及輸出用緩衝器7〇。 圖23係說明在按照實施例3之0UM組件4之資料讀出之 電路圖。 ' 參照圖23，選擇列之字線驅動器240響應來自列解碼 之解碼信號’使對應之字線WL(n層）活化成[位準。因
2075-5566-PF(Nl).ptd 200405336 五、發明說明（49) 而，在令選擇列之記憶胞20〇及虛擬記憶胞2〇〇d 用電晶體220變成導通後，在一單元解碼模式及二 鮭 式和實施例1 一樣的控制在資料讀出電路6〇 汗1關61及62。因而，在各自之解碼模式可 記憶胞之資料讀出。 轨仃爪自遥擇 此外，如已說明所示，需要電流供給用電晶 ^，源電壓Vcc#，使得將資料讀出時之〇UM單元之通 ^抑制在硫硒碲化合物層之相狀態 資料寫入之位準。 彳卩制成未達到 之雷^係Ϊ示在按照實施例3之麵組件之資料寫入架構 構電路圖。在圖24表示圖20所示之資料寫入電路4〇#之架 路40參圖2目4丄資料寫入電路4°#和圖6所示之資料寫入電 42#、反相^可數灯之各行對應的設置；及傳輸開41 #、 和偶數/ 閃鎖電路“#以及驅動器控制電路46#， 二：數：之各行對應的設置。此外，對於虛擬單元行之虛 2各DBL0、DBL1設置驅動器控制電路262、264。 44#之動^、41#、42#、反相器43、問鎖電路44、 之動作因和在圖6所說明的一樣，不重複詳細之說明。 二元解碼模式’在和選擇記憶胞對應之-個選擇 寫入資料‘Γ貞1Γ單4或4:傳送輸入資料_後，作為 應之成料/、 在厂解碼模式’在和選擇記憶胞對 心 之個遥擇行之各行，各自向閂鎖電路44及44#傳
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送輸入資料DIN及其反相資料後，作為寫入資料仰保存。 驅動裔控制電路2 6 0、2 6 0 #各自按照對應之記憶胞行 之選擇結果及對應之閂鎖電路4 4、4 4 #所閂鎖之寫入資料
WD，產生控制對應之位元線驅動器2 5 〇之動作之寫入用柝 制信號WTA、WTB。 ^ I 各驅動器控制電路2 60、260#在資料寫入時以外（控制 信號WE = L位準）或係資料寫入時也在對應之記憶胞行係非 選擇行之情況，為了執行非寫動作，將寫入用控制信號 WTA、WTB各自設為L位準。因此，在非寫動作時，將對應 之位元線BL(BL#)設為浮動狀態。 " 而，係資料寫入時（WE = H位準）而且選擇了對應之記憶 胞行之情況，各驅動器控制電路26〇、26〇#按照對應之閂~ 鎖電路44、44#所閃鎖之寫入資料WD設定寫入用控制信號 WTA 、 WTB 。 ~ 具體而言，依據寫入用控制信號界了八、WTB控制對應之 驅動裔電晶體2 5 1、2 5 2之開閉。控制驅動器電晶體2 5 1、 2 5 2之開閉，使得具有令硫硒碌化合物層2 1 〇相變化成按照 結晶狀態及非結晶狀態之中之按照寫入資料之其中一方 之圖案（例如供給期間及供給電流量）之資料寫入電流流向 位元線BL、BL#。 和各奇數行及各偶數行對應的設置一樣之架構。此 外，也可將位元線驅動器3 0、3 5之驅動電壓設為接地電壓 Vss及電源電壓Vcc以外之獨立之電壓。 結果’和實施例1之MRAM組件一樣，在一單元解碼模
2075-5566-PF(Nl).ptd 第54頁 200405336 五、發明說明（51) 式之資料寫入時，對一個選摆却措的仓 ^ 擇。己胞寫入輸入資料DIN ; =一早碼^式之資料寫人時，對成對之2個選擇記 憶肊之一方（可數列）寫入輸入資料D丨Ν， 胞寫入輪入資料DIN之反相資料（互補資料）。照這Ζ = 應係電氣信號之模式控制信號MDS，可令和一^ 式及二單元解碼模式對應的切換資料讀出及資料寫入動吴 作。 •初 此外’和虛擬位元線DBL0對應的設置之 路262響應虛擬寫指示DWE，供給虛擬位元⑽二^ :電 —X之寫入對應之資料寫入電流。一樣的，和虛擬位： DBL1對應的設置之驅動器控制電路264響應虛擬寫扑八、、 DWE，供給虛擬位元線DBL1和電阻Rmin之寫入對鹿曰= 圖2 5係說明實施例3之M R A Μ組件之動作之私从丄 圖。 丁心切忭之勤作波形 參照圖2 5，和圖7 —樣，各自在時刻τ 〇〜τ 6表示星 定週期之時鐘信號CLK之活化緣。在〇UM單元，因=，有既 合物元件之加熱及冷卻執執行資料寫入動作，需要L硒碲化 的時間。因此，在圖25之動作例，假設以i個時^ ^較多 行資料讀出動作1次，以2個時鐘週期執行資料寫里入。期執 次。因此’在圖2 5表示各自執行資料寫入或資料咱$作1 期2 7卜2 7 5。 ' °貝4之週 參照圖2 5，在週期2 7 1開始之時刻τ 〇，指示才_。。 仕~單 解碼模式之資料寫入。因此，按照時刻T丨輸入之位址F 選
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擇列之子線WL活化成L位準，超過臨限值i 〇um之資料寫入 電流流向選擇行之位元線BL。臨限值1〇表示令在硫硒碲 化合物層產生相變化所需之位元線通過電流。 結果，在週期271，對！個記憶胞寫入時刻丁〇輸入後由 閂鎖電路44閂鎖之輸入資料DIN(寫入資料WD)。 ㈣期272開始之時刻T2，指示在一單元解碼模式之 貧料讀出。在本週期，將解碼控制信號SCD〇設為Η位準， 將解碼控制L號SCD1設為L位準。因此，按照在時刻Τ2所 輸^之位址，選擇列之字線仉活化成L位準，在選擇行之 位兀線BL產生位準未超過臨限值丨〇um之按照選擇記憶胞之 電阻（Rmax或Rmin)之電流（及電壓）。 在一單元解碼模式’依照經由選擇行之位元線bl之對 選，記憶胞之存取和對電阻Rmax &Rmin之虛擬記憶胞2〇〇d 之存取、，書賣出資料。因而，在下一時鐘週期之時刻τ3，可 輸出自選擇記憶胞所讀出之輸出資料D0U &在週期m開始之時刻T3，指示在一單元解碼位^之 貝料讀出。在本週期，將解碼控制信號SCD〇 &scdi各自設 為L位準及Η位準。因此，按照在時刻T3輸入之位址，ς 列之字線WL活化成L位準，產生位準未超過臨限值ι〇⑽之 按照選擇記憶胞之電阻（Rmax 4Rmin)之電流（及電壓）。 依照經由選擇行之位元線BL#之對選擇記憶胞之存取 和對電阻Rmax及Rmin之虛擬記憶胞2〇〇d之存取，讀出資 料。因而，在下—時鐘週期之時刻了4，可輪出自^擇二栌 胞所讀出之輸出資料D0UT(例如L位準）。 〜
200405336 五、發明說明（53) 次、在週期274開始之時刻T4，指示在二單元解碼模 資料寫入。、因此，按照在時刻Τ4輸入之位址，選擇列^ 線Wj活化成L位準，依照對應之閃鎖電路“、44#閃 = 入貢料WD，供給各自和成對之2個選擇行對應之位元 及BL#各自和輸入資料DIN及其反相資料對應之資料寫入 流。結果’在週期274，對2個選擇記憶胞平 入： 輸入資料DIN之互補資料。 # 此外，在下一週期275開始之時刻T6，指示在二 解碼模式之資料讀出。 在週期275，響應在時刻Τ6輸入之位址，選擇列之字 線WL活化成L位準。又，利用行選擇部27，各自妳由括出 用資料線RDU、RDL2將成對之2個選擇行之位元 和資料讀出電路60連接。 、、、。果，依A?、經由選擇行之位元線β ^及b l #之對記憶彼 此互補之資料之2個選擇記憶胞各自之存取，讀出資^。 因而，在下一時鐘週期之時刻Τ7(圖上未示），可輸出自選 擇記憶胞所讀出之輸出資料D0UT(例如L位準）。 於是，在應用替代MTJ記憶胞之0UM單元之〇UM裝置， 也可得到和實施例1之M R A Μ組件1 一樣之效果。 此外，在實施例1之變形例1、2及實施例2和其變形例 之非揮發性記憶裝置，也可依照一樣之排列應用〇UM單 元0 實施例4
2075-5566-PF(Nl).ptd 第57頁 200405336 五、發明說明（54) 在貫施例4，說明在實施例1至3所說明之可按照電氣 =號之位準執行一單元解碼模式及二單元解碼模式之包括 複數非揮發性記憶體之陣列區塊之系統L s I之架構。 圖26係表示在按照實施例4之半導體積體電路裝置之 代表例上表示之系統LS I之架構之概略方塊圖。 參照圖26，實施例4之系統LSI 5包括控制器6和複數陣 列區塊BK(1)〜M(8)。陣列區塊BK(1)〜βκ(8)各自也可應用 在實施例1至3所說明之非揮發性記憶裝置， :
1、2、2#、3、3#以及_組件4之其中一個。又，陣^區 塊之個數在圖2 6設為例如8個，但是可設為任意複數。 控制器6分別供給複數陣列區塊ΒΚ(1 )〜ΒΚ(8)獨立之模 式控制信號MDS(l)〜MDS(8)。因而，陣列區塊βκ(1)〜μ(8)' $應係電氣信號之模式控制信號mds(1)〜mds(8)，可切換 =ϋ記憶容量優先之一單元解碼模式及重視資料可靠性之 單元解碼模式後動作。如也在實施例1之說明所示，也 y在同一陣列區塊内設置一單元解碼模式之動作區域及二 早元解碼模式之動作區域。
一般在系統LSI，儲存CPU(Centrai Pr〇cessing n ^ )之，動作命令之碼儲存用記憶體區域和執行資料處理 所:=貝料儲存用記憶體區域混合存在。一般，資料儲存 11己11 ί區域要求大容量，而碼儲存用記憶體區域優先要 性=，料之可靠性。於是，資料儲存用記憶體區域及碼 對:用=憶體區域要求不同之特徵，但是若和各自之區域 的没置架構不同之陣列區塊，引起設計之繁雜化及製
200405336 五、發明說明（55) 造費用之複雜化，無法低費用化。 因此，如在實施例4所示之系統LS I般，藉著在各陣列 區塊採用在軟體上可切換使資料記憶容量優先之一單元解 碼模式和使記憶資料之可靠性優先之二單元解碼模式之架 構，可進行使用共同之陣列架構之柔軟之記憶體設計。結 果，可提南在糸統L S I内之記憶體區域之設定自由度或卽 省在系統LS I之開發之費用或時間。
2075-5566-PF(Nl).ptd 第59頁 200405336 圖式簡單說明 之非揮發性記憶 路圖。 fe原理之概念 流之供給和隧道 單元解碼模式之 單元解碼模式之 架構之電路圖。 料讀出及資料寫 之變形例1之非 件之架構之電路 穿置：yv兄:：為按照本發明之實施例1 " 代表例表示之MRAM組件之架構之電 圖2係說明μ τ τ々# ^ . 乃M U圮憶胞之架構及資料記 圓〇 圖3係表示對MTJ記憶胞之資料寫入電 、阻TL件之磁化方向之關係之概念圖。 —圖4係說明在圖1所示之MRAM組件之一 貧料讀出之電路圖。 —圖5係說明在圖1所示之MRAM組件之二 資料讀出之電路圖。 圖6係表示圖1所示之資料寫入電路之 圖7係說明在圖1所示之MR AM組件之資 入動作之動作波形圖。 圖8係說明作為按照本發明之實施例1 揮發性記憶裝置之代表例之表示之MRAM組 圖0 —时圖9係說明在按照實施例1之變形例1之MRam組件之在 一早元解碼模式之資料讀出動作之第一電路圖。 —时圖1 0係說明在按照實施例1之變形例1 iMRAM組件之在 單元解碼模式之資料讀出動作之第二電路圖。 _时圖1 1係說明在按照實施例1之變形例1之MR AM組件之在 一單元解碼模式之資料讀出動作之電路圖。 圖12係說明在圖8所示之MRAM組件之資料讀出及資料 寫入動作之動作波形圖。 、
200405336 圖式簡單說明 圖13 揮發性記 圖。 圖1 4 憶裝置之 圖。 圖15 寫入架構 圖16 路圖。 圖17 模式之資 圖18 揮發性記 路圖。 圖19 單元解碼 圖20 憶裝置之 圖21 之平面圖 圖22 圖23 路圖。 係說明 憶裝置 係說明 代表例 係說明 之電路 係表示 係說明 料讀出 係說明 憶裝置 係說明 模式之 係說明 代表例 係表示 係在圖2 1之P — Q剖面圖 作為按照本發明之實施例丨之變形例2之非 之代表例之表示之MRAM組件之架構之電路 2為按照本發明之實施例2之非揮發性記 表示之MRAM組件之整體架構之概略方塊 ^圖14所示之MRAM組件之資料讀出及資料 圖 ° 圖1 5所示之基準電阻附加電路之架構之電 在按照實施例2之MRAM組件之一罝-加 動作之電路目。 +之早几解碼 作為按照本發明之實施例2之變形例之 之代表例表示之MRAM組件之整體加 示攝之電 f按照實施例2之變形例之MRAM組 資料讀出動作之電路圖。 一 作為按照本發明之實施例3之非揮於 表示之0UM組件之整體架構之電路^。5己 利用0UM組件構成之記憶胞陣回 τ ~部分 之電 係說明在按照實施例3之〇UM組件之資料讀出
2075-5566-PF(Nl).ptd 第61頁 200405336 圖式簡單說明 圖24係表示在按照實施例3之0UM組件之資料寫入架構 之電路圖。 圖2 5係說明在按照實施例3之0 UM組件之動作之動作波 形圖。 圖2 6係表示按照實施例4之半導體積體電路裝置（系統 L S I )之架構之概略方塊圖。 符號說明 1、1 #、2、2#、3、3# MRAM 組件、 4 0UM組件、 4 a、4 b 資料端子、 5系統LSI、 6控制器、 1 0、1 0 #記憶胞陣列、 10A、10B、10C、10D 記憶胞區塊、 1 1、1 2、1 1 #、1 2 #虛擬單元行、 1 4 虛擬單元列、 2 0列解碼器、 2 2 列選擇部、 、 23、 23d、2 3s驅動器電晶體（RWL)、 24、 24d、24s驅動器電晶體（WDL)、 2 5 行解碼器、 2 7 行選擇部、 3 0、3 5、2 5 0位元線驅動器、
第62頁 200405336 圖式簡單說明 31 40 41 44 46 50〜 '32、36、37、251、252 驅動器電晶體（bl)、 、4 0 # 資料寫入電路、 、42 、 41# 、 42# 傳輸閘、 、44# 閂鎖電路、 、4 6#、2 6 0、2 6 0#、262、2 64驅動器控制電路 53、50A、50B 電流供給用電晶體、 6 0、1 0 0、1 5 0資料讀出電路、 6 1 、6 2、1 〇 1 、1 〇 2、1 5 1 、1 5 2 、1 5 6、1 5 7 開關 6 4〜6 6感測放大器、 68閃鎖電路、 7 0輸出用緩衝器、 9卜94、1U〜H4、27卜275週期、 1 〇 5電壓保持用電容器、 RA 列位址、 RE、WE控制信號、 WTbl寫入用控制信號
WTaO、WTal、WTbO
Nd 節點、
Rd列解碼信號、 MC記憶胞、 TMR隨道磁阻元件 ATR存取用電晶體 BL、BL#位元線、 WDL寫用數位線、 DMC虛擬記憶胞、
2075-5566-PF(Nl).ptd 第63頁 200405336 圖式簡單說明 DBL0、DBL1 虛擬位元線、 SL 源極電壓線、 CSG、CSG# 行選擇部、 MSGa、MSGb、MSGa#、MSGb# 解碼選擇部、 RSGa、RSGb、RSGa#、RSGb# 讀出用選擇閘、 RDL1、RDL2 讀出用資料線、 DLrO、DLrl 參照用資料線、 MDS模式控制信號、 CA 行位址、 DSG0、DSG1 虛擬選擇閘、 D I N輸入資料、 D0UT輸出資料、 + I w、一 I w資料寫入電流。
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Claims (1)

  1. 200405336
    六、申請專利範圍 1 · 一種非揮發性記憶裝置，包括： 記憶胞陣列，將資料讀出時之通過電流在各自按的 值之記憶資料之位準之第一及第二狀態變化之複數^，二 配置成行列狀； < 憶皰 存取用控制電路，在該複數記憶胞各自記憶〜仇一 資料之第一模式和該複數記憶胞之中之每2個成對之元之 記憶一位元之資料之第二模式間切換依照輸入位址各對 複數記憶胞之存取； 之對該 資料讀出電路，執行來自該複數記憶胞之中之 存取用控制電路選為存取對象之選擇部分之資料妹用該 及 巧出；以 資料 分之資料 2 ·如 中，該存 3 ·如 中，該存 複數記憶 該存 選為該存 分。 4 ·如 中，該資 制電路所 寫 。 申請專 取用控 申請專 取用控 胞之中 取用控 取對象 申請專 料寫人 選擇之 部 ’執行對該複數記憶胞之中之該選擇 利範圍第1項之非揮發性記憶裝置， 制電路按照電氣信號控制該存取其 利範圍第1項之非揮發性記憶裝置切換。 制電路在該第—模式按照該位，、 之一個記憶胞撰炎# ^就將該 丨〜肥遠為該選擇部分； 人 M，在5亥第二模式按照該位址俨， 之構成該對之2個 D唬將被 M < fe胞選為该選擇部 利範圍第3項之非μ & u 電路在該〇性記憶裝置’其 ㈣記憶胞—各γ\’入對互= 寫入互補位準之資料。
    200405336 申請專利範圍 __ 5分如申請專利範圍第3項之非揮發性記憶 中，该記憶胞陣列還包括虛擬單元，為了在’其 和该硬數記憶胞之中之—個比較而設置； 、科項出時 座,φ s亥貧！1買出動作在該第-模式，依照利用誃 二〃·路所培:擇之該一個記憶胞及對該虛擬單元‘二，用控 存取之比較執行該資料讀出； 各單元之 该貧料讀出動作在該第二模式，依照利用 制電路所選擇之該2個記憶胞之各單元之存取執1:取用控 讀出。 m仃該資料 6·如申請專利範圍第5項之非揮發性記情 中，該資料讀出動作包括： ^放置，其 第一節點，在該第一及第二模式，各自和 用控制電路所選擇之該一個記憶胞及對該2個用該存取 方在電氣上連接； 胞之一 第二節點； 苐 放大器，輸出將在該第一及第二節點 差及電流差之一方放大後之電壓； “、、之間之電壓 第一開關電路，在該第一模式將該虛擬。。一 節點在電氣上連接，而在第二模式將利用該^疋和該第一 路所選擇之2個記憶胞之另一方和該第一 r Λ子取用控制電 接； 即點在電氣上連 之该電壓和第三 之既定期間，連
    第二放大器，將自該第一放大器輪出 點之電壓差放大； 第二開關，在該資料讀出動作開始後^
    200405336 六、申請專利範圍 ”第二放大器之輸出節點及該第三節點， ;疋期間後將該輸出節點和該第三節點在電氣上ί 閃鎖電路，在經過該g 壓產生讀出資料。 疋功間後按照該輸出節 τ 包括设數該記憶胞陣列· 制電Γ';數記憶胞陣列之各陣列對應的設置該存 制電亥貢料讀出電路以及該資料寫入電路；存 路按昭各白依A 办产2平列對應之復數該存取用 獨之電氣信？虎控制該存取之切換。 中ΛΐΡ專利範圍第11 頁之非揮發性記憶裝置： 中4设數記憶胞各自具有： 不1 磁性體層’具有固定之磁化方向； 弟一礤性體層，在按照 控制之資料寫入電流產生之磁場：；=之貝料 m m m 每之方向磁化，以及 9如由1在該第一及第二磁性體層之間形成。 ,: 请專利範圍第1項之非揮發性呓恃壯 中，該複數記憶胞各自具有： 1泣5己憶叙置’ 加熱元件，利用按照欠 寫入電流發熱；及 …、.，、、之貧料之位準控制 才目彳卜 一 相狀態之間轉:。利用4加熱疋件加熱後可在不同 1〇·種非揮發性記憶裝置，包括： 經過該 開；以 點之電 其 取用控 控制電 其 之位準 其 之資料 之2種
    Μ
    200405336 六、申請專利範圍 複數記憶胞，資料讀出時之通過電流在各自按照二值 之記憶資料之位準之第一及第二狀態變化；及 複數虛擬單元，設置為在該資料讀出時之該複數記憶 胞之比較對象，具有和該複數記憶胞相同之特性； 該複數虛擬單元之中之至少各一個各自設為該第一及 第二狀態； 還包括資料讀出電路，依照對該複數記憶胞之中之被 選為存取對象之選擇記憶胞及該複數虛擬單元之存取，自 該選擇記憶胞"t買出該記憶貧料。 1 1.如申請專利範圍第1 0項之非揮發性記憶裝置，其 中，該資料讀出電路按照該複數記憶胞之中之被設為該第 一狀態之一個和對該選擇記憶胞之各自之存取之比較及該 資料讀出電路按照該複數記憶胞之中之被設為該第二狀態 之另一個和對該選擇記憶胞之各自之存取之比較，讀出該 選擇記憶胞之該記憶資料。 1 2 ·如申請專利範圍第1 0項之非揮發性記憶裝置，其 中，還包括： 第一參照用資料線，在該資料讀出時，和該複數虛擬 單元之中之設為第一狀態之一個在電氣上連接； 第二參照用資料線，在該資料讀出時，和該複數虛擬 單元之中之設為第二狀態之另一個在電氣上連接；以及 開關，在該資料讀出時將第一及第二照用資料線短 路； 該資料讀出電路依照在該第一及第二參照用資料線之
    2075-5566-PF(Nl).ptd 第68頁 200405336
    至^方和邊選擇記憶胞之間之電流差及電壓差之 出該選㈣憶胞之該記憶資料。 …方讀 1 j ·種非揮發性記憶裝置，包括： 複數記憶胞區塊；及 貧料讀出電路，在該複數記憶胞區塊共同的# 该複數記憶胞區塊各自包括： ’ 複數記憶胞，資料讀出時之通過電流在各自按职二 之記憶資料之位準之第一及第二狀態變化；及 、一值 複數虛擬單元，設置為在該資料讀出時之該複數記情 胞之比較對象，具有和該複數記憶胞相同之特性； μ 在該複數記憶胞區塊之一，將該複數記憶胞選為資料 讀出對象單元； ^ " 該資料讀出電路，依照對該資料讀出對象單元及該複 數記憶胞區塊飲中之另一個所含之該複數虛擬記憶胞之_ 之各自之存取’自該貧料項出對象早元5貝出该記憶資料。 1 4 ·如申請專利範圍第1 3項之非揮發性記憶裝置，其 中，該複數記憶胞各自在該第一及第二狀態各自具有第一 電阻及比該第一電阻高之第二電阻； 該資料讀出電路包括： · 電阻附加電路，在包括該複數虛擬單元之中之該一個 之第一電流路徑附加比該第一及第二電阻之差小之電阻； 及 放大器，將包括該資料讀出對象之該記憶胞之第二電 流路徑和該第一電流路徑之通過電流差放大；
    2075-5566-FF(Nl).ptd 第69頁 200405336 六、申請專利範圍 該資料讀出電路按照該放大器 象讀出該記憶資料。 15. —種半導體積體電路裝置 塊； 該複數記憶體區塊各自包括： 記憶胞陣列，將資料讀出時之 值之記憶資料之位準之第一及第二 配置成行列狀； 存取用控制電路，在該複數記 資料之第一模式和該複數記憶胞之 記憶一位元之資料之第二模式間切 複數記憶胞之存取· 資料讀出電路，執行來自該複 =取用控㈣電路選為存取肖象之選 及 >料寫入電攸 分之資料寫入電路’執行對該複數 照各數記憶體區塊對應 电氣信號控制該存取 之輸出自該資 科讀 出對 包括複數記憶體區 通過電流在各_ 狀態變化之複數二，二 °己憶％ 憶胞各自記憶_ 中之每2個成對 換依照輸入位土止 之各對 <對該 數記憶胞之中夕二， τ之利用兮 擇部分之資料讀出；Θ 以 記憶胞之中之該選擇部 之該存取用控制電路 之切換。· 按
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