TW200301905A - Sense amplifier driver circuits configured to track changes in memory cell pass transistor characteristics - Google Patents

Description

200301905 五、發明說明u) [發明所屬之技術領域] 本發明是有關於半導體記憶裝置（semiconductor m e m 〇 r y d e v i c e s )，且特別是有關於半導體記憶裝置的感 湏丨J 放大器驅動電路（sense amplifier driver circuit)。 [先前技術] 一般的半導體記憶裝置具有複數個位元格（b 1 t c e 1 1 )，例如記憶格（m e m o r y c e 1 1 )，和複數個感測放大器 (sense amplifier)，在一讀取動作（read operation)中 透過連結到位元格之位元線路（b i t 1 i n e )，用來感測及放 大資料。感測放大器被一感測放大器驅動電路所驅動，該 驅動電路係用以接收外頻訊號（e X t e r n a 1 c 1 〇 c k s i g n a 1 ) 並產生一感測放大器驅動訊號（S e n s e A m p 1 i f i e r D r i v i n g Signal, ，，S A E N，，）° 弟1圖繪示一靜恶隨機存取記憶體（S t a t i c R a n d o m Access Memory, ’’SRAM”）之一部分，而第2圖繪示用來作 為SRAM之一讀取動作（reading operation)之波形 (waveform)。請參照第1圖，一SRAM位元格11包含有NM0S 通路電晶體（pass transistor)N13與N14以及一鎖相器 (latch)lll ，該鎖相器具有PM0S電晶體P11與pig及NM0S電 晶體Nil與N12 。請參照第2圖，當一字元線路（w〇rd Πη6 "WL”）被啟動至一邏輯高位狀態（logic high state)時，’ NM0S通路電晶體N13與N14會被打開（turn on)以形成 (develop)資料（data)，該些資料透過位元線路叽盥儿6，

10560pi f. ptd 第7頁 200301905 五、發明說明（2) 被儲存在該位元格之鎖相器丨丨i。一感測放大器丨3透過位 元線路BL與BLB，對由一感測放大器驅動電路丨5產生之一 感測放大器驅動訊號SAEN產生反應，來感測並放大資料。 為了穩定地執行感測放大器13之感測運作（sensing operation)，感測放大器驅動訊號SAEN 一般地，在充分地 透過位元線路BL與BLB形成被儲存在該位元格之鎖相器π ! ^資料後，被啟動。從啟動字元線路WL，到被儲存在鎖相 為1 1 1之一資料之形成，到在位元線路BL與^8上之預定的 有效位階（p r e d e t e r m i n e d v a 1 i d 1 e v e 1 )，這一段時間被 視為是T b i t。從字元線路W L之啟動，亦即一内頻訊號 (internal clock 大器驅動電路1 5 ， 段時間被視為是Td Tbit長一些是較好 生0 s i g n a 1， π I C Κ π )之啟動，輸入到感測放 到感測放大器驅動電路1 5之啟動，這一斯 。時間Td與時間Tb i t —樣或稍微地比 的。内頻訊號I CK是從一外頻訊號所產 當時間T d比時間T b i t短時，一不穩定的感測放大器i 3 之感測運作可能發生。當時間Td極度地比時間Tb丨t長日^， 感測運作的速率可能被降低。因此，時間T d稍微地比時間 Tbi t長是較好的，以及時間Td和時間Tbit —樣是更好的。 於是，在設計一SRAM半導體裝置時，時間Tbi t被精確地估 計是被期望的，並且感測放大器驅動電路丨5應設計成，產 生一時間T d和該時間T b i t —樣或稍微地比時間τ b i t長。 時間T b 1 t可能被不同的因素所影響’特別是被由位元 線路BL與BLB之一寄生電容與一寄生電阻引起之—Rc延遲

200301905 五、發明說明（3) 所影響，以及被驅動位元線路BL與BLB之通路電晶體N 1 3與 N 1 4之特性所影響。位元線路BL與BLB之寄生電容與寄生電 阻，與通路電晶體N 1 3與N 1 4之特性一般會依據製造過程、 工作電壓與溫度作改變。因此，時間T b i t —般會依據製造 過程、工作電壓與溫度作改變。 第3圖為一繪示第1圖所示之感測放大器驅動電路之電 路圖。感測放大器驅動電路1 5包括複數個串聯之延遲反相 器31 、33 、35與37。在第3圖中，雖然繪示了四個延遲反 相器，感測放大器驅動電路1 5可能包括四個以外之偶數個 延遲反相器。延遲反相器31、33、35與37延遲並轉換一内 頻訊號I C K。 内頻訊號I C K是透過第一個延遲反相器3 1之輸入端作 輸入，而感測放大器驅動訊號SAEN，是由内頻訊號I CK經 一時間T d (延遲反相器的延遲時間的總和）延遲所形成 的，並且由最後一個延遲反相器37之輸出端所輸出。内頻 訊號I C K是由一外頻訊號所產生。 第4圖繪示一習知的，在第3圖中所示延遲反相器之實 施例，而第5圖繪示另一習知的，在第3圖中所示延遲反相 器之實施例。在第4圖中之習知的電路包括一 P Μ 0 S電晶體 Ρ41 、一 NM0S電晶體Ν41 、一由電容C41與C42與電阻R41與 R 4 2所形成之R C延遲元件與一用來改變一延遲時間之保險 絲F41 。在第5圖中之習知的延遲反相器包括一PM0S電晶體 Ρ51與一 NM0S電晶體Ν51具有一小beta比冷，其中該beta比 /3為一寬度對長度之比值。

10560pi f. ptd 第9頁 200301905 五、發明說明（4) 第4圖與第5圖所示之延遲反相器經常出現之問題是， 時間T d之改變能不能追蹤時間T b i t之改變，與製造過程、 工作電壓與溫度有關。當製造過程、工作電壓與溫度改變 時，時間T b i t之改變可能比時間T d之改變大，如此時間T d 可能變的比T b i t短，或過度地比T b i t長。因此感測放大器 1 3之感測運作可能是不穩定的，或感測運作之速率可能不 當地降低。 第6圖為一具有一第4圖所示之習知的感測放大器驅動 電路之一 SRAM中之時間Td與Tbit的模擬結果圖。第7圖為 一表，列示各種工作狀態，與用來作第6圖之模擬之各種 製造過程、工作電壓與溫度之組合之對應。在第7圖中， 工作電壓HIGH相當於1.35V，工作電壓LOW相當於1.05V， 溫度LOW相當於-55° C，溫度HIGH相當於125° C，製程 FAST相當於一用在一0· 1 3mm CMOS製程之快製程參數，以 及製程SLOW相當於一用在一0. 1 3mm CMOS製程之慢製程參 數。 參照第6圖，時間T d與T b i t除了在工作狀態1 1夕卜，皆 有顯著地不同。特別是，在S R A Μ之性能為所舉之例子中， 最槽之工作狀態1 6中，時間T d過度地比時間T b i t長。在此 例中，感測放大器1 3之感測速率不當地降低，會降低此 S R A Μ之性能。 在一具有一習知的感測放大器驅動電路之一 S R A Μ中， 第1圖中之位元線路BL與BLB之RC延遲元件，與第4圖中之 延遲反相器之RC延遲元件，以及第1圖中通路電晶體Ν1 3與

10560pif. ptd 第10頁 200301905 五、發明說明（5) N 1 4之驅動性能’以及第4圖中之延遲反相器之驅動性能， 通常依據工作狀態，各有著不同的特性。於是，時間Tb i t 一般地不夠緊密地追蹤時間Td對反應製程、工作^ 士盥溫 度變動之改變。 〃 /J2L [發明内容] 驅動電 一延遲 ，而且 總 b e t a 和一在 電晶體 樣，以 晶體的 器驅 延遲 且該 輪出 體之 基本 通路 度， 在本發明的實施例中，一SRAM之一感測放大器 路，包含有複數個串聯之延遲反相器，其中至少f 反相器，包含有複數個N Μ 0 S電晶體串聯到一輸出端 該些閘極與一輸入端連結，並且該些NM〇s電晶體2 比（該些NM0S電晶體之寬度對一整體長度之比33值^， 該位元格中之通路電晶體之beta比一樣。該些nm〇s 的長度和在該位元格中通路電晶體之長度基本上一 及該些NM0S電晶體的寬度與在該位元格中之通路帝 寬度不同，是較好的。 在本發明之另一實施例中，一SRAM之感測放大 電路包含有複數個串聯之延遲反相器，其中至少一 相器，具有複數個NM0S電晶體串聯到一輸出端，而 閘極與一輸入端連結。複數個p M 〇 s電晶體並聯到該 端，而且該些閘極與該輪入端連結。該些NM0S電晶 beta比，和一在該位元袼中之通路電晶體之“^^比 一樣。該些NM0S電晶體之長度，和在該位元格中之 晶體之長度基本上一樣，以及該些NM〇s電晶體之寬 在该位兀格中之通路電晶體之寬度不同，是較好的

l〇560pi f. ptd 第11頁 200301905 五、發明說明（6) 依據本發明之再一實施例，一SRAM之感測放大器驅動 電路包含有複數個串連之延遲反相器，其中至少一延遲反 相器具有複數個N Μ 0 S電晶體串聯到一輸出端，而且該些閘 極與一輸入端連結，複數個Ρ Μ 0 S電晶體串聯到該輸出端， 而且該些閘極與該輸入端連結，其中該些Ν Μ 0 S電晶體之總 b e t a比，和一在該位元格中之通路電晶體之b e t a比一樣。 該些Ν Μ 0 S電晶體之長度，和在該位元格中之通路電晶體之 長度基本上一樣，以及該些Ν Μ 0 S電晶體之寬度，和在該位 元格中之通路電晶體之寬度不同，是較好的。 在本發明之又一實施例中，一感測放大器驅動電路， 用來產生一感測放大器推動訊號，以推動一感測放大器， 該感測放大器驅動一連結到一記憶格之一通路電晶體之位 元線路，該感測放大器驅動電路包含有一反相器，產生該 感測放大器推動訊號。該反相器包含有一包含有複數個串 連之M 0S電晶體之下拉電路，該些M0S電晶體與該通路電晶 體有相同之傳導形式。該些串連之M0S電晶體，具有一總 通道寬度/長度比，實質上可能和該通路電晶體之一通道 寬度/長度比一樣。該些串連之電晶體之一總長度，實質 上可能和該通路電晶體之一長度一樣，而該些串連之電晶 體之寬度，可能不同於該通路電晶體之一寬度。 在某一實施例中，該反相器包含有至少一PM0S電晶體 具有一源極電極連結到一第一電源供應器節點，以及複數 個串連之NM0S電晶體連結於該至少一PM0S電晶體之一汲極 電極，與一第二電源供應器節點之間。該至少一 Ρ Μ 0 S電晶

1 0560pi f. ptd 第12頁 200301905 五、發明說明（7) 體之閘極電極，與該些NM0S電晶體連結在一起。該反相器 還包含有一保險絲至少與該些串連之NM0S電晶體其中之一 並聯。 在另一實施例中，其中該反相器包含有，一 P Μ 0 S電晶 體具有一源極電極連結到一第一電源供應器節點，以及複 數個串連之NM0S電晶體，連結於該PM0S電晶體之一汲極電 極，與一第二電源供應器節點之間。該PM0S電晶體之閘極 電極與該些NM0S電晶體連結在一起。 在再一實施例中，該反相器包含有複數個PM0S電晶體 具有源極電極共同連結到一第一電源供應器節點，以及複 數個串連之NM0S電晶體連結於該PM0S電晶體之共同連結的 汲極電極與一第二電源供應器節點之間。該PM0S電晶體之 閘極電極與該些NM0S電晶體連結在一起。 在附加的實施例中，該反相器包含有複數個串連之 Ρ Μ 0 S電晶體，其具有源極電極連結到一第一電源供應器節 點，以及複數個串連之NM0S電晶體連結於該PM0S電晶體之 一汲極電極與一第二電源供應器節點之間。該Ρ Μ 0 S電晶體 之閘極電極與該Ν Μ 0 S電晶體連結在一起。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： [實施方式] 本發明將在此後，參照隨後之圖示，被更完全地描

1 0560pif. ptd 第13頁 200301905 五、發明說明（8) 述，其中之圖示繪示本發明中較佳之實施例。然而，本發 明可能會以許多不同的形式付諸實行，而不應該被建構 在，限制於在此提出之實施例中；當然，這些實施例被提 出以便揭露之事實將會被完整完成，以及將會對熟習此技 藝者，完全地傳遞本發明之内容。在圖示中，為了清晰地 表達，膜層之厚度與區域會被放大。在任何地方相對應的 編號會對應到相對應的元件。有件事應當被暸解，就是當 一元件，例如一膜層、區間或基底被提到是”在另一元件 之上π ，該元件可以是直接在另一元件上，或是中間還有 其他的元件。相對地，當一元件被提到是π直接在另一元 件之上”時，則沒有介於中間的元件存在。此外，每一在 此被描述與繪示之實施例，同樣地包含有其互補的傳導形 式之實施例。 第8圖為一SRAM之感測放大器驅動電路80之一電路 圖，係依據本發明之某些實施例。感測放大器驅動電路8 0 包含有複數個串聯之延遲反相器8 1、8 3、8 5與8 7。在第8 圖中，繪示了四個延遲反相器；然而，感測放大器驅動電 路8 0可能包含有四個以外之偶數個延遲反相器。一由一外 頻訊號產生之内頻訊號I C K，透過第一個延遲反相器8 1之 輸入端輸入。一感測放大器驅動訊號S A E N，藉由以一時間 Td (該延遲反相器之延遲時間之總和）延遲該内頻訊號 ICK所產生，從最後一個延遲反相器87之輸出端輸出。

參照第9圖，依據本發明之某些實施例，一延遲反相 器90包含有一下拉電路95，下拉電路95包含有串連之NM0S

10560pi f. pld 第14頁 200301905 五、發明說明（9) 電晶體N91到N94、一 PM0S電晶體P91 、電容C91與C92以及 一保險絲F91 。串聯之NM0S電晶體N92到N94連結於一輸出 端OUT與一接地電壓VSS之間，而且NM0S電晶體N92到N94之 每一閘極與一輸入端I N連結。PM0S電晶體P9 1連結於輸出 端OUT與一電源電壓VCC之間，而且PM0S電晶體P91之閘極 與該輸入端I N連結。 電容C 9 1由源極與汲極皆連結到電源電壓v C C之一 P Μ 0 S 電晶體所形成，連結於輸出端OUT與電源電壓VCC之間。電 容C 9 2由源極與汲極連結到接地電壓V S S之一 N Μ 0 S電晶體所 形成，連結於輸出端0 U Τ與接地電壓V S S之間。保險絲f 9 1 與NM0S電晶體Ν 94並聯，並可用來改變該延遲反相器之延 遲時間。 一總b e t a比，亦即寬度對Ν Μ 0 S電晶體Ν 9 1到Ν 9 3之總長 度之一比值，和一通路電晶體，例如第1圖中之通路電晶 體Ν13與Ν14，在一位元格中之beta比一樣。換言之，NM0S 電晶體N 9 1到N 9 3之總b e t a比’和通路電晶體在該位元格中 之b e t a比一樣，該位元格，係依據一製造過程、工作電壓 與溫度之變化，以時間T d來追縱時間T b i t之改變。ν Μ 0 S電 晶體Ν 9 1到Ν 9 3之總長度，基本上和第1圖中位元格中之通 路電晶體Ν13或Ν14之長度一樣，以及NM0S電晶體Ν91到Ν93 之寬度，與位元格中之通路電晶體之寬度不同，是較好 的。 如上所述，在一位元線路電壓變成有效之前，時間 T b i t可能會被該格中使用之通路電晶體（例如，第1圖所示

1 〇560pi f. ptd 第15頁 200301905 五、發明說明（ίο) 之通路電晶體N 1 3或N 1 4 )之特性所影響。因為通路電晶體 一般會在該位元格中用到，通路電晶體之寬度一般非常地 窄，例如，比用在外圍的電路方塊中之電晶體之最小寬度 還窄很多。因此，為了使第9圖之感測放大器驅動電路之 NM0S電晶體N9 1到N9 3之beta比，等於通路電晶體之bet a 比，使NM0S電晶體N9 1到N93之總長度和通路電晶體之總長 度一樣，以及NM0S電晶體N91到N93之寬度與通路電晶體之 寬度不同，是較好的。 /3 二 W/L ···( 1 ) /5 二 0.16//m/0.13//m=1.23 ---(2) /3 = 0.16 //ms 3/0.13 //ms 3 = 0.48 //m/0.39 //m二 1·23···(3)《 /3 二（0.48//m/0.13//ni)/3 二 1.23 ---(4) 方程式1計算M0S電晶體的beta比万。依據方程式2 ，當電 晶體寬度為0 . 1 6 // m時，以及電晶體長度為0 . 1 3 // m時， beta比召為1.23。依據方程式3，當M0S電晶體之寬度為0. 48 # m時，Μ0S電晶體之長度必須為0 . 3 9 // m，方能使該 b e t a比/3為1 . 2 3。依據方程式4，當三個電晶體為串聯以 及該電晶體寬度為0 . 4 8 // m時，該電晶體長度必須為0 . 1 3

Anil方能使該b e t a比/3為1 · 2 3 。 因此，當第1圖中之位元格之通路電晶體N 13或N1 4之j 寬度與長度，分別為0.16 β m 與0.13 //m時，依據方程 式2該b e t a比冷為1 . 2 3。N Μ 0 S電晶體與用於感測放大器驅

m 1 __1 10560pif. ptd 第16頁 200301905 五、發明說明（π) 動電路之延遲反相器中之通路電晶體，具有相同的尺寸是 較好的，其中該感測放大器驅動電路，係依據一製造過 程、工作電壓與溫度之變化，以時間T d來追蹤一時間T b i t 之改變。相對地，一 Ν Μ 0 S電晶體，與用在該延遲反相器之 通路電晶體具有相同尺寸，是不期望的，因為一外圍的電 路方塊中形成的電晶體，一般來講必須比〇. 1 6 // in寬很 多。 因此，NM0S電晶體與通路電晶體具有之beta比/3 — 樣，以及Ν Μ 0 S電晶體之寬度與長度比該通路電晶體之寬度 與長度大，也就是說，NM0S電晶體之寬度為0.48 //m與長 度為0 . 3 9 // in，是被用於感測放大器驅動電路之延遲反相 器中。然而，因為長度是不同的，依據製程、工作電壓與 溫度之變化，該延遲反相器之驅動能力，在感測放大器驅 動電路中，與在通路電晶體中是不同的，即使二者之beta 比是一樣的。於是，依據製程、工作電壓與溫度之變化， 時間T d可能不能精確地追蹤時間T b i t之改變。 依據本發明之某一實施例中，複數個NM0S電晶體，與 一感測放大器驅動器之一下拉電路中之串連之通路電晶體 具有相同的長度，使得該NM0S電晶體之總be ta比/3 ，和該 通路電晶體之總b e t a比/3 —樣，是較好的。例如，如第9 圖中三個串聯之NM0S電晶體N91 ，N92與N93 ，該NM0S電晶 體之寬度與長度，從方程式3中，估計各為0.48 //πι與 0.13 // m，是較好的。 第1 2圖為一繪示模擬結果之圖，該模擬結果顯示在一

Η 10560pi f. ptd 第17頁 200301905 五、發明說明（12) SRAM中時間Td與Tbit ，該SRAM具有如第9圖所示，包含有 一延遲反相器結構之一感測放大器驅動電路。如第7圖所 示之工作狀態被用在第1 2圖之模擬中。參照第1 2圖，時間 Td並不過度地超過時間Tbi t，而且時間Td在各種狀態下， 通常緊密地追蹤時間T b i t之改變。特別地，在一最糟狀態 1 6 ’ B寺間Td亦不比時間Tb i t長太多。結果，在一依據本發 明之某些實施例，具有一感測放大器驅動電路之SRAM中， 其感測運作速率，可能比具有一習知的感測放大器驅動電 路之S R A Μ中，之感測運作速率快，因此依據本發明之某些 實施例，可以改良SRAM之性能。 弟1 0圖繪示，一感測放大器驅動電路之一延遲反相器 1 0 0 ，係依據在本發明之另一實施例中之第8圖。該延遲反, 相器100包含有一下拉電路105，該下拉電路105包含有 NMOS電晶體N101到N104、PMOS電晶體P101到P103、電容 C10 1與C102與一保險絲F101。NMOS電晶體N101到N104、電 容C101與C102與保險絲F101 ，和第9圖所示之，NMOS電晶兒 體N9 1到N94、電容C91與C92與保險絲F91 —樣。PMOS電^ 體P101、P102與P103並聯，一起連結於一輸出端OUT與J 電源電壓VCC之間，而PM0S電晶體P101到P103之每一 P3 極，皆與一輸入端I N連結。 第1 1圖繪示，一感測放大器驅動電路之一延遲反相器 1 1 〇 ’係依據本發明之再一之實施例中之第8圖。該延遲^ 相器110包含有一下拉電路115，該下拉電路115包含有 f NM0S電晶體N1 1 1到N1 14、PMOS電晶體PI 1 1到pi 1 3、電容

200301905 五、發明說明（13) C 1 1 1與C 1 1 2與一保險絲F 1 1 1 。N Μ 0 S電晶體N 1 1 1到N 1 1 4、電 容Cl 1 1與Cl 1 2與保險絲FI 1 1 ，和第9圖所示之，NM0S電晶 體Ν91到Ν94、電容C9 1與C92與保險絲F9 1 —樣。PM0S電晶 體Pill 、Ρ112與Ρ113串聯，一起連結於輸出端OUT與一電 源電壓VCC之間，而PM0S電晶體PI 1 1到PI 1 3之每一閘極， 皆與一輸入端I N連結。 在本發明的某些實施例中，因為感測放大器驅動電路 是由複數個辛連之延遲反相器所形成，在前方的反相器中 之P Μ 0 S電晶體之驅動性能，會影響其後的延遲反相器中之 N M 0S電晶體之驅動性能。於是，時間Td通常會追蹤時間 Tbi t ，藉由如第10圖所示，並聯複數個PM0S電晶體P101到 P1 03 ，或如第1 1圖所示，串聯複數個PM0S電晶體PI 1 1到 PI 1 3 ° 在本申請案及其圖示中，已代表性地揭露本發明的較 佳實施例，以及雖然使用了特別的措詞，這些措詞只用於 非專利的的與敘述的用途，並不用於限制之目的，本發明 之範圍將於以下之申請專利範圍中提出。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。

10560pi f. ptd 第19頁 200301905 圖式簡單說明 第1圖繪示一習知的S R A Μ之一部分； 第2圖繪示第1圖中之S R A Μ在讀取時之訊號的模範波 形； 第3圖繪示一習知的感測放大器驅動電路之一電路 圖， 第4圖繪示第3圖之感測放大器驅動電路之延遲反相器 之習知結構之一電路圖； 第5圖繪示第3圖之感測放大器驅動電路之延遲反相器 之另一習知結構之一電路圖， 第6圖為一模擬結果圖繪示一習知之S R A Μ中之時間丁 d 與時間Tbi t。該習知之SR AM係具有如第4圖所示之感測放 大器驅動電路反相器結構； 第7圖繪示各種工作狀態與第6圖之模擬結果之對應， 其中該工作狀態之特徵性能為製造過程、工作電壓與溫度 之組合； 第8圖繪示一感測放大器驅動電路之一電路圖，係依 據本發明之某些實施例； 第9圖繪示一第8圖之感測放大器驅動電路之一延遲反 相器之結構，係依據本發明的某些實施例； 第1 0圖繪示一第8圖之感測放大器驅動電路之一延遲 反相器之結構，係依據本發明的另一實施例； 第11圖繪示一第8圖之感測放大器驅動電路之一延遲 反相器之結構，係依據本發明的又一實施例；以及 第1 2圖繪示第9圖所示之延遲反相器結構之模擬結

1 0560pi f. ptd 第20頁 200301905 圖式簡單說明 果，係依據本發明之另一實施例。 [圖式標記說明] II S R A Μ位元格 1 3 感測放大器 1 5 8 0 感測放大器驅動電路 Ν13 Ν14 通路電晶體 III 鎖相器 B L B L Β 位元線路 W L 字元線路 I C Κ 内頻訊號 S A Ε Ν 感測放大器驅動訊號 胃 T d 丁 b i t 延遲時間 31 33 35 37 81 83 85 87 90 100 110 延遲反相器 95 105 115 下拉電路

Nil N12 N13 N14 N41 N91 N92 N93 N94 N101 N102 N103 Ν104 Nlll Ν 1 1 2 Ν 1 1 3 N1 14 NMOS 電晶體

Pll P12 P41 P51 N51 P91 P101 P102 P103 Pill P112 P113 PMOS電晶體 R 4 1 R 4 2 電阻 C41 C42 C91 C92 C101 C102 Clll C112 電容 F 4 1 F 9 1 F 1 0 1 F 1 1 1 保險絲 < OUT 輸出端 IN 輸入端

10560pif. ptd 第21頁 200301905 圖式簡單說明 VSS 接地電壓 VCC 電源電壓端

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Claims (1)

1. 200301905 六、申請專利範圍 1. 一種半導體裝置之一感測放大器驅動電路，用來驅 動一用以感測與放大資料之感測放大’其中該資料係為 一組與一位元格連結之位元線路之資料，該感測放大器驅 動電路包括： 複數個串聯之延遲反相器； 其中至少有一延遲反相器，包括複數個N Μ 0 S電晶體串 聯到一輸出端，而且該些NM0S電晶體之閘極與一輸入端連 結，並且該些NM0S電晶體之總beta比（該些NM0S電晶體之 寬度對其整體長度之比值），和該位元格中之一通路電晶 體之b e t; a比一樣。 2 .如申請專利範圍第1項所述之感測放大器驅動電路， 其中該些N Μ 0 S電晶體之長度和該位元格中之該通路電晶體 之長度一樣。 3 .如申請專利範圍第2項所述之感測放大器驅動電路， 其中該些Ν Μ 0 S電晶體之寬度和該位元格中之該通路電晶體 之寬度不同。 4 .如申請專利範圍第1項所述之感測放大器驅動電路， 其中至少一延遲反相器還包括： 另一 NM0S電晶體連結於該些NM0S電晶體其中之一與接 地電壓之間，而且有一閘極與該輸入端連結；以及 一保險絲與該另一NM0S電晶體並聯。 5 .如申請專利範圍第1項所述之感測放大器驅動電路， 其中至少一延遲反相器還包括了一PM0S電晶體，其具有一 汲極與該輸出端連結、一閘極與該輸入端連結以及一源極

   10560pif. ptd 第23頁 200301905 六、申請專利範圍 與一電源電壓連結。 6 .如申請專利範圍第1項所述之感測放大器驅動電路， 其中由一外頻所產生之一内頻訊號具有一預定脈衝，該内 頻訊號被輸入到該些延遲反相器之第一個延遲反相器之輸 入端。 7.如申請專利範圍第1項所述之感測放大器驅動電路， 其中一用來驅動感測放大器之感測放大器驅動訊號是由該 些延遲反相器之最後一個延遲反相器之輸出端所輸出。 8 . —種半導體記憶裝置之一感測放大器驅動電路，係 用來驅動一用以感測與放大一資料之感測放大器，其中該 資料係為一組與一位元格連結之位元線路之資料，該感測 放大器驅動電路包括： 複數個串聯之延遲反相器； 其中至少有一延遲反相器包括： 複數個N Μ 0 S電晶體串聯到一輸出端，而且該些N Μ 0 S電 晶體之閘極與一輸入端連結；以及 複數個Ρ Μ 0 S電晶體並聯到該輸出端，而且該些Ρ Μ 0 S電 晶體之閘極與該輸入端連結； 其中該些Ν Μ 0 S電晶體之總b e t a比和該位元格中之一通 路電晶體之b e t a比一樣。 9 .如申請專利範圍第8項所述之感測放大器驅動電路， 其中該些NM0S電晶體之長度和該位元格中之該通路電晶體 之長度一樣。 1 0 .如申請專利範圍第9項所述之感測放大器驅動電

   10560pif. ptd 第24頁 200301905 六、申請專利範圍 路，其中該些NM0S電晶體之寬度和該位元格中之該通路電 晶體之寬度不同。 1 1 .如申請專利範圍第8項所述之感測放大器驅動電 路，其中至少一延遲反相器還包括： 另一 NM0S電晶體連結於該些NM0S電晶體其中之一與接 地電壓之間，而且有一閘極與該輸入端連結；以及 一保險絲與該另一NM0S電晶體並聯。 1 2 .如申請專利範圍第8項所述之感測放大器驅動電 路，其中該Ρ Μ 0 S電晶體之源極與電源電壓連結。 1 3 .如申請專利範圍第8項所述之感測放大器驅動電 路，其中由一外頻所產生之一内頻訊號具有一預定脈衝， 該内頻訊號被輸入到該些延遲反相器之第一個延遲反相器 之輸入端。 1 4.如申請專利範圍第8項所述之感測放大器驅動電 路，其中一用來驅動該感測放大器之感測放大器驅動訊號 是由該些延遲反相器之最後一個延遲反相器之輸出端所輸 出。 1 5 . —種半導體記憶裝置之一感測放大器驅動電路，係 用來驅動一用以感測與放大一資料之感測放大器，其中該 資料係為一組與一位元格連結之位元線路之資料，該感測 放大器驅動電路包括： 複數個串聯之延遲反相器； 其中至少有一延遲反相器包括： 複數個NM0S電晶體串聯到一輸出端，而且該些NM0S電

   10560pif. ptd 第25頁 200301905 六、申請專利範圍 晶體之閘極與一輸入端連結；以及 複數個P Μ 0 S電晶體串聯到該輸出端，而且該些P Μ 0 S電 晶體之閘極與該輸入端連結； 其中，該些NM0S電晶體之總beta比，和在該位元格中 之一通路電晶體之beta比一樣。 1 6 .如申請專利範圍第1 5項所述之感測放大器驅動電 路，其中該些NM0S電晶體之長度和該位元格中之該通路電 晶體之長度一樣。 1 7 .如申請專利範圍第1 6項所述之感測放大器驅動電 路，其中該些N Μ 0 S電晶體之寬度和該位元格中之該通路電 晶體之寬度不同。 1 8 .如申請專利範圍第1 5項所述之感測放大器驅動電 路，其中至少一延遲反相器還包括： 另一 NM0S電晶體連結於該些NM0S電晶體其中之一與接 地電壓之間，而且有一閘極與該輸入端連結；以及 一保險絲與該另一 Ν Μ 0 S電晶體並聯。 1 9 .如申請專利範圍第1 5項所述之感測放大器驅動電 路，其中該些Ρ Μ 0 S電晶體之一源極與電源電壓連結。 2 0 .如申請專利範圍第1 5項所述之感測放大器驅動電 路，其中由一外頻所產生之一内頻訊號具有一預定脈衝， 該内頻訊號被輸入到該些延遲反相器之第一個延遲反相器 之輸入端。 2 1 .如申請專利範圍第1 5項所述之感測放大器驅動電 路，其中一用來驅動該感測放大器之感測放大器驅動訊號

   10560pif. pld 第26頁 200301905 六、申請專利範圍 是由該些延遲反相器之最後一個延遲反相器之輸出端所輸 2 2 . —種感測放大器驅動電路用來產生一感測放大器推 動訊號以推動一感測放大器，該感測放大器驅動一連結到 一記憶格之一通路電晶體之位元線路，該感測放大器驅動 電路包括： 一反相器產生該感測放大器推動訊號，該反相器包括 一包括複數個串連之M0S電晶體之下拉電路，該些串連之 Μ 0 S電晶體與該通路電晶體有相同之傳導形式。 2 3 .如申請專利範圍第2 2項所述之感測放大器驅動電 路，其中該些串連之M0S電晶體，具有一總通道寬度/長度 比實質上和該通路電晶體之一通道寬度/長度比一樣。 2 4 .如申請專利範圍第2 3項所述之感測放大器驅動電 路，其中該串連之電晶體之一總長度實質上和該通路電晶 體之一長度一樣。 2 5 .如申請專利範圍第2 4項所述之感測放大器驅動電 路，其中該串連之電晶體之寬度不同於該通路電晶體之一 寬度。 2 6 .如申請專利範圍第2 2項所述之感測放大器驅動電 路，其中該反相器包括： 至少一 Ρ Μ 0 S電晶體具有一源極電極連結到一第一電源 供應器節點； 複數個串連之NM0S電晶體連結於該至少一PM0S電晶體 之一汲極電極與一第二電源供應器節點之間；

   1 0560pi f. ptd 第27頁 200301905 六、申請專利範圍 其中該至少一 P Μ 0 S電晶體之閘極電極與該些N Μ 0 S電晶 體連結在一起。 2 7 .如申請專利範圍第2 6項所述之感測放大器驅動電 路，其中該反相器還包括了至少與該串連之N M 0S電晶體其 中之一並聯。 2 8 .如申請專利範圍第2 2項所述之感測放大器驅動電 路，其中該反相器包括： 一 Ρ Μ 0 S電晶體具有一源極電極連結到一第一電源供應 器節點； 複數個串連之NM0S電晶體連結於該PM0S電晶體之一汲 極電極與一第二電源供應器節點之間， 其中該Ρ Μ 0 S電晶體之閘極電極與該些Ν Μ 0 S電晶體連結 在一起。 2 9 .如申請專利範圍第2 2項所述之感測放大器驅動電 路，其中該反相器包括： 複數個PM0S電晶體具有源極電極共同連結到一第一電 源供應器節點； 複數個串連之NM0S電晶體共同連結於該PM0S電晶體之 汲極電極與一第二電源供應器節點之間， 其中該PM0S電晶體之閘極電極與該些NM0S電晶體連結 在一起。 3 0 .如申請專利範圍第2 2項所述之感測放大器驅動電 路，其中該反相器包括： 複數個串連之PM0S電晶體具有一源極電極連結到一第

   10560pi f. ptd 第28頁 200301905 六、申請專利範圍 一電源供應器節點； 複數個串連之NM0S電晶體，連結於該些PM0S電晶體之 一汲極電極與一第二電源供應器節點之間， 其中該些P Μ 0 S電晶體之閘極電極與該些N Μ 0 S電晶體連 結在一起。 I

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