TW200301558A - Method and structure for a heterojunction bipolar transistor - Google Patents

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Description

200301558 A7 B7 五、發明説明（1 ) [發明領域] 本發明大致關係於半導體裝置的製造。更明確地說， 本發明關係於異接面雙極性電晶體的製造。 (請先閱讀背面之注意事項再填寫本頁) [相關技藝]
GaAs爲主之裝置係能提供無線通訊應用之電力與放 大需求的改良線性及功率效率。特別有興趣的爲砷化鎵 (GaAs)異接面雙極性電晶體（HBT)，其展現高功率密度能力， 使得它們適合於作爲在CDMA、TDMA及GSM無線通訊中 的低成本及高功率放大器。該NPN砷化鎵HBT在速度、 頻率響應，及崩潰上相較於傳統矽雙極性電晶體有重大之 優點。由於砷化鎵之某些優點，例如大能帶隙及高電子移 動率，而使得砷化鎵NPN HBT的更高的崩潰、速度及頻率 成爲可能。相較於矽之1. leV的砷化鎵具有1.424eV的能 帶隙，及相較於矽的800-2000cm2/(V_sec)，其電子移動率係 約5 000-8000cm2/(V-sec)。結果，相較於可比較之對矽裝置 的頻率及輸入功率，Ga A s裝置可以完成很大之增益帶寬產 品及崩潰。 經濟部智慧財產局員工消費合作社印製 已知當NPN砷化鎵HBT不作動時，一空間電荷層係出 現在P-N，集極基極接面，由於多數載子之擴散經過該P-N 界面。不必施加電壓，該空間電荷層，即”空乏區域”的寬度 係相當地窄。再者，由多數載子之遷移造成之於空乏區間 之電場係相當地弱。然而，當一逆向電壓施加至該集極-基 極接面時，即，當集極-基極接面係被逆向偏壓時，電場被強 本纸張尺度適用中國國家標準（CNS ) A4規格（2】0X 297公釐） -5- 200301558 A7 B7 五、發明説明（2 ) (請先閲讀背面之注意事項再填寫本頁) 化，及空乏區域被對等地加寬，空乏區域的邊緣進一步延伸 進入該集極。電場強度及集極空乏區域寬度係直接相關於 所施加之逆向電壓。 也知道由射極所注入基極的電子係爲電場所加速經過 空乏區域進入集極，即它們在該處被”收集”。於空乏區域 間之電場的強度決定了行經集極-基極接面間之電子的能 量。因此，若施加至接面的逆向電壓上升，則電場被加強，及 電子的能量作對等地增加。 在某一被稱爲”崩潰電壓”之電壓時，很多行經集極-基 極接面間之電子取得經由碰撞的能量，電子-電洞對係產生 於空乏區域中。碰撞所建立之電洞及電子構成逆向電流， 即由集極至基極的電流，及在逆向電流結構中之很快速增 加。假設並未超出裝置的最大功率消耗，即由於電流之快 速增加造成而發生之”崩潰”並不必然會造成HBT的重大 故障。然而，所產生之熱及溫度的上升將可能威脅該裝置 的操作。 經濟部智慧財產局員工消費合作社印製 現參考第1圖，顯示一利用傳統製造方法所製造之 NPN砷化鎵HBT。砷化鎵（GaAs)HBTlOO包含一射極接點 120、基極接點122及124、及集極接點126。再者 ,GaAsHBT100包含射極蓋118、射極蓋116、射極114,及 基極1 12。於典型GaAsHBT中，射極蓋118係爲銦-鎵-砷 (InGaAs)被摻雜以例如lx 1019cnT3的碲，而射極蓋1 16爲砷 化鎵被摻雜以約5x 10]scnT3的矽。射極1 14可以包含鋁-鎵-砷（AlGaAs)或銦-鎵-磷（InGaP)被摻雜以相當低濃度之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -6 - 200301558 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（3 ) 3 X 1 017 c m _3的砂。基極11 2可以例如砷化鎵被摻雜以典型 4 X 1 019 c ιτΓ3 的碳。 繼續所示之第1圖，GaAsHBTlOO更包含集極130及下 層集極110。依據傳統製造方法，集極130包含砷化鎵，其 係均勻及輕摻雜以lx 1016cm·3的矽。在集極130下的是下 層集極1 10,其也是砷化鎵。然而，下層集極110係被摻雜 以相當高濃度，典型範圍5x 1018cm·3的矽。於GaAs HBT 100中，集極層130可以於0.3微米至2.0微米間之厚 度，及下層集極110可以於0.3微米至2.0微米間之厚度。 如上所討論，當一 NPN砷化鎵HBT於作動模式時，於 集極·基極接面間之空乏區係由於所施加之電壓所產生的 電場而加寬。因此，當一電壓施加至GaAs HBT100時，原來 形成於基極120及集極130間之P-N接面之窄空乏區變寬 。再者，因爲集極電壓逐漸增加，所以空乏區域之邊緣延伸 更深進入集極13〇,及在一足夠高壓時，空乏區最後到達下 層集極1 1 0。然而，已知由於下層集極1 1 0的很高之摻雜程 度，所以空乏下層集極1 10的程序發生得比較慢。取決於 集極130的厚度及摻雜程度，崩潰電壓可以發生於集極130 及下層集極1 1 0間之界面附近的空乏區的邊緣，或在空乏 區侵入下層集極1 1 〇之後。 由於空乏區延伸經集極1 3 0及到達集極-下層集極界 面的結果，一強電場發展於接近重摻雜之下層集極11 0之 附近。該強電場啓始絲化，其簡單地說，是爲本地化電場，這 造成於小區域內之高功率消耗，在該裝置內之區域溫度中 (請先閱讀背面之注意事項再填寫本頁) 衣. 、-口 f 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 200301558 A7 B7 五、發明説明（4 ) (請先閱讀背面之注意事項再填寫本頁) 之對等增加。已經理論得出，該絲化升高，例如經由在下層 集極區中之局部摻雜物例如矽之沉澱在重摻雜下層集極中 之不均勻、或者，經由結晶之本質缺陷、或許經由在裝置 內之內部熱梯度。不管該絲化之精確機制爲何，其最後之 結果爲裝置故障的提早到來。 因此，於製造砷化鎵HBT之方法技藝中有需要使絲化 最小化，以加強裝置的操作條件。 [發明槪要] 本發明有關於用於異接面雙極性電晶體的方法與結構 。於一實施例中，本發明造成具有一集極的異接面雙極性 電晶體（HBT),其防止空乏區到達接近下層集極，藉以防止 強電場形成於集極及下層集極間之接面，藉以禁止於下層 集極中之絲化。 經濟部智慧財產¾¾工消費合作社印製 依據本發明，一重摻雜下層集極係被形成。該重摻雜 下層集極可以例如包含砷化鎵被摻雜以高濃度的矽。隨後， 一集極係製造於該重摻雜下層集極上，其中該集極包含一 中度摻雜集極層鄰近該下層集極及一低摻雜集極層在該中 度摻雜集極層上。該中度摻雜集極層及低摻雜集極層可以 包含當中度摻雜集極層時，砷化鎵被摻雜以例如於5x 1016cnT3至約lx 10“cm·3的矽，當低摻雜集極層時，以於約1 X 10i6cm·3 至約 3x 10]6cm_3 的矽。 依據一實施例，該集極可以更包含一中度/高摻雜集極 層於該低摻雜集極層上，及該中度/高摻雜集極層可以包含 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2"公釐） -8- 200301558 A7 B7 五、發明説明（5 ) (讀先閲讀背面之注意事項再填寫本頁) 砷化鎵，其被摻雜以約2x 1016cm·3至約3x 10lscm·3的矽。 隨後，一基極被成長於該集極上，及一射極係沉積於該基極 上。HBT的集極防止空乏區到達下層集極，而不會不當地 阻礙空乏區域的擴散。結果，防止了於下層集極的絲化，但 HBT對於特定電路的效能仍爲最佳化。 再者，HBT結構可以被製造，其中集極包含一中度摻雜 集極層鄰近一重摻雜下層集極。該集極同時也包含一低摻 雜集極層在該中度摻雜集極層上。該HBT更包含一基極 在該低摻雜集極層上及一射極在該基極上。結果爲一 HBT 結構，其中，空乏區係被阻止到達下層集極，及防止絲化啓始 於下層集極內。 [圖式簡單說明] 第1圖爲利用傳統方法製造之HBT的特性剖面圖； 第2圖爲依據本發明一實施例製造之HBT的部份特 性的剖面圖； 經濟部智慈財產苟員工消費合作社印製 第3圖爲依據本發明一實施例製造之HBT的部份特 性的剖面圖； 第4圖爲依據本發明一實施例製造之HBT的部份特 性的剖面圖；及 第5圖爲一流程圖，顯示用以實施本發明之一實施例 的例示步驟。 主要元件對照表 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -9 - 200301558 A7 B7 經濟部智慧財產局員工消費合作社印製 .、發明説明 ( 6 ) 100 異 接 面 雙 極 性 電 晶 體 110 下 層 集 極 112 基 極 114 射 極 116 射 極 蓋 118 射 極 蓋 120 射 極 接 觸 122 基 極 接 觸 124 基 極 接 觸 126 集 極 接 觸 200 異 接 面 雙 極 性 電 晶 210 下 層 集 極 212 基 極 214 射 極 層 216 射 極 蓋 218 射 極 蓋 220 射 極 接 觸 222 基 極 接 觸 224 基 極 接 觸 226 集 極 接 觸 2.30 集 極 232 中 度 摻 雜 集 極 層 234 低 摻 雜 集 極 層 300 異 接 面 雙 極 性 電 晶 體 (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家樣準（CNS ) A4規格（2】0X297公釐） -10- 200301558 A7 B7 五、發明説明（7 ) 310 下層集極 312 基極 (請先閱讀背面之注意事項再填寫本頁) 314 射極 3 16 射極蓋 318 射極蓋 320 射極接觸 322 基極接觸 324 基極接觸 326 集極接觸 3 30 集極 3 3 2 中度摻雜集極層 3 34 中度摻雜集極層 3 3 6 中度/低摻雜雙極層 400 異接面雙極性電晶體結構 410 下層集極 412 基極 414 射極層 416 射極蓋 經濟部智慧財產局員工消費合作社印製 418 射極蓋 420 射極接觸 422 基極接觸 424 基極接觸 426 集極接觸 4 3 0 集極 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 200301558 A7 B7 五、發明説明（8 ) 432 中度摻雜集極層 434 低摻雜集極層 436 中度/高摻雜集極層 (請先閲讀背面之注意事項再填寫本頁) [本發明之詳細說明] 本發明係有關於用於異接面雙極性電晶體的方法與結 構。以下說明包含屬於本發明實施的特定資訊。熟習於本 技藝者可以了解，本發明可以以不同於本申請案中所明確 說明之方式加以實施。再者，本發明之部份特定細節並未 加以討論以限制了本發明。 於本案中之圖式及隨附詳細說明係針對本發明的例示 實施例。爲了簡潔，本發明之其他實施例係不再詳述，並且， 並未示於附圖中。 經濟部智慧財產局員工消費合作社印製 參考第2圖，其例示一示範HBT200。HBT200係爲一 NPN砷化鎵（GaAs)異接面雙極性電晶體（HBT)，其係依據本 發明之一實施例加以製造者。某些細節及特性已經省略， 以不限制本發明，但可以了解的是，此等細節及特性對於熟 習於本技藝者係爲明顯的。如所示，ΗBT200包含下層集極 210、集極230、基極212、射極214、第一射極蓋216及 第二射極蓋218。集極230係由兩分離層構成，即低摻雜集 極層234及中度摻雜集極層232構成。例示ΗΒΤ200同時 也包含射極接觸220、基極接觸222及224,及集極接觸 226 ° 繼續例示ΗΒΤ200,於本實施例中，下層集極210爲一重 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） -12- 200301558 Α7 Β7 五、發明説明（9 ) (請先閱讀背面之注意事項再填寫本頁) 摻雜N +埋入層，其提供由集極230至集極接觸226的低電 阻電氣路徑。下層集極210包含GaAs，其可以例如摻雜以 約lx 10lscm·3至約6x 1018cm_3的矽。下層集極210可以於 約0.5微米至約1.0微米厚。於例示HBT200中之基極212 也是GaAs,其例如被摻雜以約lx 1019cm·3至約6x 1019cm·3 的碳，使得其爲一 P +型基極。典型地，基極212可以於約 500埃至約1 500埃厚。 經濟部智慧財產局員工消費合作社印製 如於第2圖所示，在基極212的頂部爲射極214,其可 以包含例如銦-鎵-磷（InGaP)或鋁-鎵-砷（AlGaAs)。可以於 約200埃至約700埃厚的射極214可以被摻雜以約3x 1 017 c nV3的矽，使得射極2 14爲η型射極。形成於射極2 1 4 的頂的是第一射極蓋2 1 6及第二射極蓋2 1 8。於本實施例 中，第一射極蓋216包含被摻雜以約4x 1018cm·3的矽，並約 1 5 0 0埃厚，而第二射極蓋2 1 8包含銦-鎵·砷（I n G a A s),被摻 雜以於約lx 1019cnT3至約4x 1019cnT3的矽或碲。熟習於 本技藝者可以了解，例示HBT200的主動區爲直接在第一射 極蓋216下之區域，即，該主動區的寬度係等於射極蓋216 的寬度。然而，熟習於本技藝者也可以了解，如所示，射極 214延伸超出主動區，到達例如HBT的基極接點，其中，其作 動爲一電氣不動作”鈍化”層在基極212上。 於本實施例中，在例示HBT200中之集極230包含低摻 雜集極層234及中度摻雜集極層23 2。低摻雜集極層234 包含被摻雜以約lx 1016cm°矽的GaAs。低摻雜集極層 234可以於約0·5微米至約1.0微米間之厚度。在低摻雜 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -13- 200301558 A7 B7 五、發明説明（10) (請先閱讀背面之注意事項再填寫本頁) 集極層234下的是一中度摻雜集極層232。中度摻雜集極 層232同時也是被摻雜以矽之GaAs，但於一相對高之摻雜 位準。於本實施例中，中度摻雜集極層232被摻雜以約5x 1016cm·3至約lx l〇lscm·3間之矽。中度摻雜集極層23 2的 厚度可以於約1〇〇〇埃至約5000埃之間。較佳地，對於每 一予以摻雜之集極層係均勻於其指定摻雜位準。低摻雜集 極層234及中度摻雜集極層232可以形成，或”成長”，並以 本技藝中已知之適當方式加以摻雜，例如藉由一分子束磊 晶（MBE)製程或一有機金屬化學氣相沉積製程（MOCVD)。 如於第2圖所示，低摻雜集極層234係定位於例示 HBT200中之基極212下，在其界面處，造成一集極基極接面 。因此，應注意，該η型射極214、p型基極212及η-型集 極230包含低摻雜集極層234及中度摻雜集極層232作成 了用於例示ΗΒΤ200之ΝΡΝ元件。 經濟部智慧財產局員工消費合作社印製 繼續第2圖，應注意的是，不同於傳統砷化鎵ΗΒΤ(例如 見第1圖之GaAsHBT)之具有均勻及輕摻雜集極，本發明造 成一 HBT，其中該集極包含一低摻雜及中度摻雜集極層，即 集極23 0包含低摻雜集極層234及中度摻雜集極層232,其 中每一集極層係均勻摻雜，但彼此具有不同之摻雜濃度。 中度摻雜集極層232的目的係阻止空乏區的過量加寬進入 下層集極2 1 0的附近並防止高電場在崩潰電壓時，接近低 摻雜集極及高摻雜下層集極之界面。 於本技藝可知，並如上所討論，一接近高摻雜下層集極 2 1 ◦之強電場可以於下層集極2 1 0中產生絲化並造成裝置 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -14- 200301558 A7 ___ B7___ 五、發明説明（Ή) (請先閱讀背面之注意事項再填寫本頁) 故障的加速到來。然而，爲了加速電子通過空乏區的目的， 強電場係想要的，以加強ΗΒΤ的效能。同時，一寬空乏區係 想要的，因爲其降低集極-基極接面之電容値。藉由將中度 摻雜集極層232放置於低摻雜集極層234及高摻雜下層集 極層2 1 0，本發明防止空乏區於崩潰電壓時太接近下層集極， 因此，防止絲化。同時，摻雜輪廓及中度摻雜集極層232的 厚度可以加工，使得空乏區的膨脹不會過度阻礙。吾人想 要到達例如當空乏區擴充到達進入中度摻雜集極層232的 四分之三處。因此，第2圖例示一例示ΝΡΝ砷化鎵ΗΒΤ結 構，具有兩分層之集極，其中一中度摻雜集極層係被包夾於 一低摻雜集極層及高摻雜下層集極層之間，及其中該中度 摻雜集極層防止空乏區太接近下層集極層，同時，允許空乏 區足夠地膨脹，造成一優質ΗΒΤ效能。 經濟部智慧財產局Κ工消費合作社印製 參考第3圖，所示爲一依據一實施例所製造之例示 ΗΒΤ結構300。例示ΗΒΤ3 00如同例示之第2圖的ΗΒΤ結 構200係爲一 ΝΡΝ砷化鎵ΗΒΤ。應注意的是，除了其集極 外，即集極330外，例示ΗΒΤ結構300係完全相同於第2圖 的例示結構200。因此，除了集極330外，例示結構的各元 件均具有與例示ΗΒΤ結構200中之對等元件有相同特徵 '組成、及功能。 簡單地說，例示ΗΒΤ結構3 00包含下層集極310、基 極312、射極314、第一射極蓋316、及第二射極蓋318， 其係個別等效於例示ΗΒΤ結構200的下層集極210、基極 2 1 2、射極2 1 4、第一射極蓋2 1 6及第二射極蓋2 1 8。再者， ^^尺度適用"中國國家標準（CNS ) Α4規格（210X297公釐) ' ' -15 - 200301558 Α7 Β7 五、發明説明（12) (請先閱讀背面之注意事項再填寫本頁) 例示HBT結構300的射極接觸320、基極接觸322及324, 及集極接觸326係分別等效於例示HBT結構200之射極 接觸220、基極接觸222及224、及集極接觸226。 繼續第3圖，下層集極3 1 0包含被例如高度摻雜以於 約lx 10lscm·3至約5x 1018cm·3之矽的砷化鎵。下層集極 310可以於約0.5微米至約1.0微米厚。如所示，集極330 包含三不同層，即中度摻雜集極層3 3 2、低摻雜集極層334 、及中度/低摻雜集極層3 3 6。於本實施例中，中度摻雜集 極層33 2包含被摻雜以約5x 1016cm·3至約lx 1018cm·3間之 矽的砷化鎵，低摻雜集極層334係爲被摻雜以約lx 1016cm_ 3至約3x 1016cm·3的矽之砷化鎵，及中度/低摻雜集極層336 係爲被摻雜以約2x 1016cm_3至約5x 1016cm·3矽的砷化鎵 。中度摻雜集極層3 3 2的厚度可以於約1000埃至約5000 埃之間，及低摻雜集極層3 34的厚度可以於約0.5微米至 約1·〇微米之間，中度/低摻雜集極層336可以約500埃。 經濟部智慧財產局員工消費合作社印製 於本實施例中，中度摻雜集極層332的角色係防止空 乏區於崩潰電壓前入侵下層集極310。如先前所討論，若空 乏區緣太接近下層集極，則由於強電場，而可能產生絲化，造 成裝置的提早故障。因此，藉由將中度摻雜集極層332於 低摻雜集極層334及重摻雜下層集極310之間，及藉由控 制中度摻雜集極層3 3 2的摻雜分佈及厚度，本發明可以造 成優良的ΗΒΤ結構，其中絲化及提早裝置崩潰的情形被大 大降低。吾人想要當空乏區延伸進入中度摻雜集極層332 的四分之三時，可以到達崩潰電壓。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -16- 200301558 經濟部智慧財產局員工消費合作社印製 A7五、發明说明（13) 繼續第3圖，令中度/低摻雜集極層3 3 6直接在基極 3 1 2下的目的係防止基極推出（P u s h 〇 u t)，或”柯爾克”效應。 當集極電流上升至進入空乏區的電子的數量超出背景摻雜 位準時的一位準時，基極推出發生推出。此結果爲空乏區 被推入集極，增加了基極寬度。最後，基極推出造成於電流 增益的降低。藉由使中度/低摻雜集極層3 3 6直接在基極 3 1 2下，即在集極-基極接面處，及藉由控制中度/低摻雜集 極層3 3 6的摻雜分佈及厚度，於集極-基極接面間之電場被 修改，並可以防止基極推出。 因此，第3圖例示一 NPN砷化鎵HBT結構，其具有一 三層集極，其中，一中度摻雜集極層係被包夾於一低摻雜集 極層及一重摻雜下層集極間，以防止空乏區膨脹進入下層 集極並啓始絲化。然而，中度摻雜集極層之摻雜分佈係使 得空乏區被允許以足夠大地膨脹以加強電晶體的效能。於 第3圖中之HBT更包含一中度/低摻雜集極層直接在基極 下，其修改了在集極-基極界面之電場，以防止基極推出並最 佳化HBT的增益。 第4圖例示一 HBT結構400,其係依據本發明之一實 施例加以製造。例示HBT結構400係爲一 NPN砷化鎵 ΗBT，其係類似於第2圖之例示HBT結構200。除了其集極， 即集極430外，應注意的是，例示ΗΒΤ結構400係與第2圖 中之例示結構相同。因此，除了集極430外，例示結構400 的各種元件均擁有與例示ΗΒΤ結構200中之對應元件相 同之特徵、組成及功能。 _____ ________. _—— (請先閱讀背面之注意事項再填寫本頁) 衣· 訂 f 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 29<7公釐） -17- 200301558 A7 _ B7 五、發明説明（14) 因此，例示HBT結構400包含下層集極410、基極412 、射極414、第一射極蓋416及第二射極蓋418,其係分別 等效於例示HBT結構200的下層集極210、基極212、射 極2 1 4、桌一射極盖2 1 6、及第二射極蓋2 1 8。再者，例示 HBT結構400的射極接觸420、基極接觸422及424及集 極接觸4 2 6均分別等效於例示Η B T結構2 0 0的射極接觸 220 '基極接觸222及224與集極接觸226。 繼續第4圖，下層集極4 1 0包含被例如高度摻雜以於 約lx 10lscm·3至約5x 10lscm·3之矽的砷化鎵。下層集極 410可以於約0.5微米至約1.0微米厚。如所示，集極430 包含三不同層，即中度摻雜集極層432、低摻雜p型集極層 434、及中度/高摻雜集極層436。於本實施例中，中度摻雜 集極層432包含被摻雜以約5x 1016cm·3至約lx 10lscm·3間 之矽的砷化鎵並被位於鄰近該重摻雜下層集極層4 1 0。於 基極412及集極430間之界面爲一中度/高摻雜集極層436, 其係爲被摻雜以約2X 1 016ciif3至約3X 1 018cιτΓ3砂的砷化 鎵。中度摻雜集極層432的厚度可以於約1000埃至約 5000埃之間，及中度/高摻雜集極層436的厚度可以約500 埃。 再者，如第4圖所示，包夾於中度摻雜集極層432及中 度/高摻雜集極層436間的是底摻雜Ρ型集極層434,其同 時也包含砷化鎵。但不像於本說明書中之前述之任一種集 極層，該低摻雜Ρ型集極層434係被摻雜以ρ-型摻雜物，例 如碳。低摻雜ρ型集極434可以被摻雜以於約lx 1015cm·3 本紙張尺度適用中國國家摞準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 衣.
、1T 經濟部智慈財產^員工消費合作社印製 -18- 200301558 A7 五、發明説明（15) 及約5x 1015cnT3的碳。除了碳以外之其他適當摻雜物也可 以用以摻雑低摻雜P型集極層434,包含鎂或錳。低摻雜p (讀先閱讀背面之注意事項再填寫本頁) 型集極層434的厚度可以於約0.1微米至約0.5微米之間 〇 於一未示出之實施例中，集極430可以包含四個分離 之集極層，其中該中度摻雜集極層432係位於下層集極層 410上，及中度/高摻雜集極層436係位於基極436及集極 430間之界面。於中度摻雜集極層432及中度/高摻雜集極 層436間可以加有兩層之低摻雜集極層。該兩低摻雜集極 層之第一層係位於該中度摻雜集極層432之上並可以包含 被摻雜以約lx 1016cnV3之砷化鎵。於本實施例中之第二低 摻雜集極層係位於第一低摻雜集極層及中度/高摻雜集極 層436之間，並可以是被摻雜以約5x 1015cm_3的砷化鎵。 於本實施例中之第一及第二低摻雜集極層可以是於約0.1 至約05微米厚。 經濟部智慧財產局員工涓費合作社印製 於第4圖所示之實施例中，中度摻雜集極層432藉由 防止空乏區於崩潰電壓前到達下層集極410,而避免於重摻 雜下層集極410中之絲化的啓始。吾人想要當空乏區延伸 進入中度摻雜集極層432的四分之三時，到達崩潰電壓。 再者，中度/高摻雜集極層43 6的角色係藉由改變在集極-基 極界面之電場，而防止基極推出，因而改良HBT的增益。 相對於低摻雜集極層之中度/高摻雜集極層436的出 現於集極-基極界面可以妨礙空乏區之想要的膨脹。如上 所討論，空乏區膨脹在較重摻雜區域，例如中度/高摻雜集極 本紙張尺度適用中ΐ國家標準（CNS ) A4規格（210乂297公釐） -19- 200301558 A7 B7 五、發明説明（16) (請先閲讀背面之注意事項再填寫本頁) 層436發生更緩慢。因此，於本實施例中，低摻雜P型集極 層4 34的角色係藉由促成空乏區的膨脹，而”補償”η型中度 /高摻雜集極層436。並且，藉由促成空乏區的膨脹，低摻雜 Ρ型集極層434改良了 ΗΒΤ的效能，包含提升了崩潰電壓 及降低裝置的電容値。 因此，第4圖例示一具有三層集極之示範ΝΡΝ砷化鎵 ΗΒΤ結構，其中，一中度摻雜集極層被包夾於一低摻雜ρ型 集極層及一重摻雜下層集極層之間，以防止空乏區過度膨 脹並啓始絲化或局部化高電流密度峰値。然而，低摻雜ρ 型集極之摻雜分佈係使得空乏區被允許以足夠地膨脹，以 加強電晶體的效能。於第4圖中所示之ΗΒΤ更包含一鄰 近基極的中度/高摻雜集極層；其修改了在集極-基極界面之 電場，防止基極推出因而最佳化ΗΒΤ的增益。 經濟部智慧財產苟員工消費合作社印製 第5圖係爲一描述用以依據一實施例以製造一 ΝΡΝ 砷化鎵ΗΒΤ500(製程500)的例示製程。某些對於熟習於此 技藝者所知之特性及步驟已經加以省略。例如，一步驟可 以包含一或多數子步驟，或可以涉及爲本技藝中所知的特 定設備。製程500於步驟5 00開始，並進行至步驟502,其 係爲Ν +下層集極係形成於砷化鎵基材中。下層集極被摻 雜以矽並可以例如以本技藝所知之ΜΒΕ或MOCVD技術 。下層集極之矽摻雜程度可以於大約lx l〇]8cm·3及大約5 X 10〗scm·3。 於下層集極在步驟502形成後，製程500進行至步驟 504,其中形成集極。於本實施例中，集極包含兩分離層，兩 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20- 200301558 A7 ___B7 五、發明説明（17) 層均以MBE或MOCVD製程加以沉積。該第一集極層包 含砷化鎵，其被摻雜以約5x 1016cm·3至約lx l〇18cm·3之矽 。第一層係直接沉積於在步驟502所形成之重摻雜下層集 極之頂上，並可以於大約1 000埃至約5000埃厚。在第一 集極層沉積後，沉積一第二集極層，及此第二層包含砷化鎵， 其被沉積以約1 X 1 016 c m_ 3至約3 X 1 016 c ηΓ3的砂。該第二 集極層可以約1.0微米厚。 於步驟504的結果，於本實施例中之集極係由兩層作 成，即，第一層係鄰近下層集極並爲中度摻雜，而第二層爲低 摻雜。通常，該第二層爲η型集極；然而，於一實施例中，第 二層係爲ρ型集極。於另一實施例中，步驟504涉及沉積 一第三集極層於低摻雜集極層的頂部，及第三集極也是被 ί参雑以約2 X 1 016 c m _3至約3 X 1 01 s c m -3的Ϊ夕之砷化鎵。此 第三集極層被稱爲中度/高摻雜集極層並可以於約1〇〇至 約500埃厚。 於集極在步驟504製造後，製程500進行至步驟506， 其中，一基極層係被沉積，其係於約500埃至約1 500埃間之 厚度。基極層可以爲被摻雜以約4x 10]9cm·3的碳之砷化鎵 。隨後，在步驟508,沉積一包含被摻雜以約3x 10]7cm·3的 矽之InGaP或GaAs之射極層。然後，於步驟510,—含被摻 雜以約4x 10]scnT3的矽之砷化鎵的第一射極蓋層被沉積在 射極層頂部上，隨後沉積一第二射極蓋層，該第二射極蓋層 包含被摻雜以約lx l(T9cm_3之矽的砷化銦鎵。每一層，即 基極層、射極層、及第一及第二射極蓋層被以例如一 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 衣. 訂 經濟部智慧財產局員工消費合作社印製 -21 - 200301558 A7 _ B7 五、發明説明（18) MBE或MOCVD製程，以本技藝已知方式加以形成。 (請先閱讀背面之注意事項再填寫本頁) 於製程500的步驟512,一射極接觸係在第二射極蓋層 上作出圖案並直接位在該HBT主動區域上。繼續製程500, 於步驟514,該凸台係被遮罩並被向下鈾刻至n型射極層及 基極接觸被作出圖案進入該基極層。隨後，於步驟516,該 凸台被遮罩並進一步向下蝕刻至下層集極。於一實施例中， 凸台係直接向下蝕刻至集極。於步驟5 1 6中，在蝕刻凸台 後，一集極接觸係在下層集極上作出圖案。遮罩及蝕刻的 各種步驟係被以已知方式加以完成。用以製造ΝΡΝ砷化 鎵ΗΒΤ之例示製程500然後結束於步驟518。 經濟部智慧財產局員工消費合作社印製 可以由上述詳細揭示了解，本發明提供製造異接面雙 極性電晶體的方法，其中該集極包含多數不同摻雜之集極 層，以防止絲化或局部化電流發生於裝置中。於一1實施例 中，一鄰近該重摻雜下層集極之中度摻雜集極層的形成阻 礙空乏區的膨脹5使得在空乏區到達下層集極前，到達崩潰 電壓。雖然，本發明係以應用至砷化鎵ΝΡΝ ΗΒ丁結構加以 描述，但可以爲熟習於本技藝者所了解，本發明也可以應用 至類似狀態中，其中，吾人想要降低於ΡΝΡ裝置或其他類似 ΗΒΤ裝直中之絲化者。 由本發明之上述說明可知，各種技術可以用以實施本 發明的槪念，而不脫離本案之範圍。再者，雖然本發明以某 些貫施例加以說明，但熟習於本技藝者可以了解，可以以形 式及細節加以改變，而不脫離本發明之精神及範圍。例如， 可以了解的是，除了矽之外，其他類型之摻雜物，例如碲及硒 本紙張尺度適用中關家標準（CNS ) Μ規格（UOX 297公襲） "~ -22- 200301558 κι Β7 五、發明説明（19) 可以用以摻雜各種集極層。因此，所述實施例係被認爲是 示範用而不是限制用。應了解的是，本發明並不限定於所 述之特定實施例，而是可以在不脫離本發明範圍下，完成各 種配置、修改及替換。 因此，異接面雙極性電晶體的方法與結構已經加以說 明。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家樣準（CNS ) Α4規格（210X297公釐） -23-

Claims (1)

  1. 200301558 A8 B8 C8 D8 六、申請專利範圍 1 1.一種製造HBT的方法，該方法包含步驟： 形成一下層集極； 在δ亥下層集極上製作一集極，該集極包含一中度摻雜 集極層於鄰近該下層集極處及一低摻雜集極層於該中度摻 雜集極層上； 成長一基極於該集極上； 沉積一射極於該基極上。 2 ·如申請專利範圍第1項所述之方法，其中該中度摻 雜集極層包含GaAs，其係被摻雜以約5x 1016cm·3至約lx 1018cnT3間之矽。 3·如申請專利範圍第2項所述之方法，其中上述之中 度摻雜集極層係大約於1000埃至約5000埃厚之間。 4 ·如申請專利範圍第1項所述之方法，其中上述之低 摻雜集極層包含被摻雜以約lx l〇16cm·3至約3x 1〇16citT3 石夕的G a A s。 5 ·如申請專利範圍第4項所述之方法，其中上述之低 摻雜集極層係於約0.5微米至約1.0微米厚。 6 ·如申請專利範圍第1項所述之方法，其中上述之集 極更包含一中度/高摻雜集極層沉積於該低摻雜集極層及 該基極之間。 7·如申請專利範圍第6項所述之方法，其中上述之中 度/高摻雜集極層包含被摻雜以約2x 1016cm·3至約3x 10lscm·3 間之矽的 GaAs。 8.如申請專利範圍第7項所述之方法，其中上述之中 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 7裝~: — (請先閎讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -24 - 200301558 A8 B8 C8 D8 申請專利範圍 2 度/高摻雜集極層係於約100埃至約500埃厚。 9 ·如申請專利範圍第8項所述之方法，其中上述之低 摻雜集極層包含被摻雜以約lx l〇15cm·3至約5χ 1()15cm-3 之碳的G a A s。 I 0.如申請專利範圍第1項所述之方法，其中該下層集 極包含被摻雜以約5χ i〇18cm·3矽的GaAs。 II ·如申請專利範圍第1項所述之方法，其中該基極包 含被摻雜有約4x l〇19cnr3之碳的GaAs。 1 2 ·如申I靑專利範圍第1項所述之方法，其中該射極包 含由InGaP及GaAs所構成之群組所選出之材料。 1 3 ·如申I靑專利範圍第1 2項所述之方法，其中該射極 係被摻雜以約3x l〇17cm·3的矽。 14.如申請專利範圍第1項所述之方法，更包含步驟： 形成一第 第二射極蓋層； (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 經濟部智慧財產局員工消費合作社印製 在該射極、該基極及該集極上，作出金屬接觸圖案。 15·—種HBT結構，包含： 一下層集極； 一集極，該集極包含一中度摻雜集極層於接觸該下層 集極處及一低摻雜集極層在該中度摻雜集極層上； 一基極在該集極上； . 一射極在該基極上。 1 6如申請專利範圍第1 5項所述之結構，其中該中度摻 雜集極層包含被摻雜以約5x 1016cm·3至約lx l〇'18cm·3間 之矽的G a A s。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） J—. -25- 200301558 ABCD 六、申請專利範圍 3 〜 17·如申請專利範圍第16項所述之結構，其中上述之 中度摻雜集極層係大約於1 000埃至約5000埃厚之間。 (請先閱讀背面之注意事項再填寫本頁) 1 8 ·如申§靑專利範圍桌1 5項所述之結構，其中上述之 低摻雜集極層包含被摻雜以約lx l〇16cm·3至約3x 1〇16cm-3 矽的GaAs。 1 9.如申請專利範圍第1 8項所述之結構，其中上述之 低摻雜集極層係於約〇·5微米至約1.〇微米厚。 20·如申請專利範圍第15項所述之結構，其中上述之 集極更包含一中度/高摻雜集極層沉積於該低摻雜集極層 及該基極之間。 21·如申請專利範圍第20項所述之結構，其中上述之 中度/高摻雜集極層包含被摻雜以約2x 1016cm·3至約3χ 1018cm·3 間之矽的 GaAs。 22·如申請專利範圍第21項所述之結構，其中上述之 中度/高摻雜集極層係於約100埃至約500埃厚。 經濟部智慧財產局員工消費合作社印製 23. 如申請專利範圍第22項所述之結構，其中上述之 低摻雜集極層包含被摻雜以約lx 1015cnT3至約5x 1015cm/3 之碳的G a A s。 24. 如申請專利範圍第15項所述之結構，其中該下層 集極包含被摻雜以約5 X 1 018 c ιτΓ3之砂的G a A s。 2 5.如申請專利範圍第15項所述之結構，其中該基極 包含被摻雜有約4x 1019cm·3之碳的GaAs。 26.如申請專利範圍第15項所述之結構，其中該射極 包含由InGaP及GaAs所構成之群組所選出之材料。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -26- 經濟部智慧財產局員工消費合作社印製 200301558 A8 B8 C8 D8 、申請專利範圍 4 27. 如申請專利範圍第26項所述之結構，其中該射極 係被摻雜以約3x 1017cm_3的矽。 28. 如申請專利範圍第15項所述之結構，更包含： 一第一及一第二射極蓋層； 在該射極、該基極及該集極上有接觸。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247892B2 (en) * 2000-04-24 2007-07-24 Taylor Geoff W Imaging array utilizing thyristor-based pixel elements
JP3936618B2 (ja) * 2002-04-19 2007-06-27 住友化学株式会社 薄膜半導体エピタキシャル基板及びその製造方法
US20040188712A1 (en) * 2002-10-08 2004-09-30 Eic Corporation Heterojunction bipolar transistor having non-uniformly doped collector for improved safe-operating area
US7012288B2 (en) * 2002-10-08 2006-03-14 Wj Communications, Inc. Heterojunction bipolar transistor having non-uniformly doped collector for improved safe-operating area
US7038250B2 (en) * 2003-05-28 2006-05-02 Kabushiki Kaisha Toshiba Semiconductor device suited for a high frequency amplifier
JP2005197440A (ja) * 2004-01-07 2005-07-21 Matsushita Electric Ind Co Ltd 半導体装置
US7875523B1 (en) * 2004-10-15 2011-01-25 Hrl Laboratories, Llc HBT with emitter electrode having planar side walls
JP2007005406A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及び製造方法
JP2007173624A (ja) * 2005-12-22 2007-07-05 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法
USRE48693E1 (en) 2006-03-19 2021-08-17 Shimon Maimon Application of reduced dark current photodetector with a thermoelectric cooler
US9766130B2 (en) 2006-03-19 2017-09-19 Shimon Maimon Application of reduced dark current photodetector with a thermoelectric cooler
USRE48642E1 (en) 2006-03-19 2021-07-13 Shimon Maimon Application of reduced dark current photodetector
US11264528B2 (en) 2006-03-19 2022-03-01 Shimon Maimon Reduced dark current photodetector with charge compensated barrier layer
US11245048B2 (en) 2006-03-19 2022-02-08 Shimon Maimon Reduced dark current photodetector with charge compensated barrier layer
WO2007107973A2 (en) * 2006-03-21 2007-09-27 Shimon Maimon Reduced dark current photodetector
US9847407B2 (en) 2011-11-16 2017-12-19 Skyworks Solutions, Inc. Devices and methods related to a gallium arsenide Schottky diode having low turn-on voltage
US20130137199A1 (en) 2011-11-16 2013-05-30 Skyworks Solutions, Inc. Systems and methods for monitoring heterojunction bipolar transistor processes
US9647155B1 (en) 2012-09-08 2017-05-09 Shimon Maimon Long wave photo-detection device for used in long wave infrared detection, materials, and method of fabrication
CN104362158A (zh) * 2014-10-11 2015-02-18 北京工业大学 一种长波长GaAs基MSM和HBT单片集成光探测器
CN104392923B (zh) * 2014-10-20 2017-03-08 中国电子科技集团公司第十三研究所 异质结双极型晶体管的制作方法
JP2018101652A (ja) * 2016-12-19 2018-06-28 株式会社村田製作所 バイポーラトランジスタ及びその製造方法
CN109449201A (zh) * 2018-12-28 2019-03-08 苏州英诺迅科技股份有限公司 一种hbt器件
US11563084B2 (en) 2019-10-01 2023-01-24 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor
US11355585B2 (en) 2019-10-01 2022-06-07 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor
US11404540B2 (en) 2019-10-01 2022-08-02 Analog Devices International Unlimited Company Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5106766A (en) * 1989-07-11 1992-04-21 At&T Bell Laboratories Method of making a semiconductor device that comprises p-type III-V semiconductor material
US5270223A (en) * 1991-06-28 1993-12-14 Texas Instruments Incorporated Multiple layer wide bandgap collector structure for bipolar transistors
US5603765A (en) * 1993-12-01 1997-02-18 Hughes Aircraft Company Method of growing high breakdown voltage allnas layers in InP devices by low temperature molecular beam epitaxy
US5581115A (en) * 1994-10-07 1996-12-03 National Semiconductor Corporation Bipolar transistors using isolated selective doping to improve performance characteristics
US5631477A (en) * 1995-06-02 1997-05-20 Trw Inc. Quaternary collector InAlAs-InGaAlAs heterojunction bipolar transistor
CN1053527C (zh) * 1996-05-14 2000-06-14 电子科技大学 绝缘栅异质结双极晶体管
SE511314C2 (sv) * 1997-02-07 1999-09-06 Ericsson Telefon Ab L M Framställning av heterobipolär transistor och laserdiod på samma substrat
JP3411235B2 (ja) * 1999-05-20 2003-05-26 シャープ株式会社 ヘテロ接合バイポーラトランジスタ

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Publication number Publication date
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