JPH05243258A - 自己整合ＩｎＰ系ＨＢＴ - Google Patents
自己整合ＩｎＰ系ＨＢＴInfo
- Publication number
- JPH05243258A JPH05243258A JP4454092A JP4454092A JPH05243258A JP H05243258 A JPH05243258 A JP H05243258A JP 4454092 A JP4454092 A JP 4454092A JP 4454092 A JP4454092 A JP 4454092A JP H05243258 A JPH05243258 A JP H05243258A
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- JP
- Japan
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- layer
- inp
- emitter
- conductivity type
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Abstract
(57)【要約】
【目的】 ＩｎＰ系ヘテロバイポーラトランジスタの性
能を向上させる。 【構成】 ＩｎＰ基板上に第一導電型のＩｎＰサブコレ
クタ層、任意の導電型を有するＩｎＰコレクタ層、第二
導電型のＧａＩｎＡｓベース層、ならびに第一導電型の
ＩｎＰエミツタ層、第一導電型を有するＧａＩｎＡｓエ
ミツタキャツプ層を順次積層して作成されたＩｎＰ系ヘ
テロ接合バイポーラトランジスタにおいて、矩形状のエ
ミツタの―辺の方向が＜００１＞方向、またはそれに垂
直な方向を有し、かつエミツタキヤツプ上およびベース
上のオーミツク電極を同一時に形成することを特徴とし
た自己整合ＩｎＰ系ヘテロ接合バイポーラトランジス
タ。
能を向上させる。 【構成】 ＩｎＰ基板上に第一導電型のＩｎＰサブコレ
クタ層、任意の導電型を有するＩｎＰコレクタ層、第二
導電型のＧａＩｎＡｓベース層、ならびに第一導電型の
ＩｎＰエミツタ層、第一導電型を有するＧａＩｎＡｓエ
ミツタキャツプ層を順次積層して作成されたＩｎＰ系ヘ
テロ接合バイポーラトランジスタにおいて、矩形状のエ
ミツタの―辺の方向が＜００１＞方向、またはそれに垂
直な方向を有し、かつエミツタキヤツプ上およびベース
上のオーミツク電極を同一時に形成することを特徴とし
た自己整合ＩｎＰ系ヘテロ接合バイポーラトランジス
タ。
Description
【０００１】
【産業上の利用分野】本発明はＩｎＰ系ヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）に関するものである。
ポーラトランジスタ（ＨＢＴ）に関するものである。
【０００２】
【従来の技術】現在、ヘテロ接合バイポーラトランジス
タは、研究段階ながら既存の超高速デバイスを凌ぐ性能
を示しており、次世代の素子として有望視されている。
タは、研究段階ながら既存の超高速デバイスを凌ぐ性能
を示しており、次世代の素子として有望視されている。
【０００３】材料系としては、ＧａＡｓ系を中心に研究
開発が進んでいるが、ＩｎＰ系、特にＩｎＰ／ＧａＩｎ
Ａｓ系ＨＢＴは、ヘテロ材料の禁制帯幅差が大きい、
オーミック電極形成部の禁制帯幅が小さく、低コンタ
クト抵抗が実現できる、ＧａＩｎＡｓの電子移動度、
及びＩｎＰの飽和速度がＧａＡｓに比べ大きい、選択
エッチングが可能である、ＩｎＰ、ＧａＩｎＡｓとも
ＧａＡｓに比べ、絶縁膜に対し良好な界面が形成でき
る、などの特徴がある。これよりＩｎＰ／ＧａＩｎＡｓ
系ＨＢＴは超高速、低消費電力で、かつ歩留まりの高い
ＩＣを作製できる潜在能力を有している。
開発が進んでいるが、ＩｎＰ系、特にＩｎＰ／ＧａＩｎ
Ａｓ系ＨＢＴは、ヘテロ材料の禁制帯幅差が大きい、
オーミック電極形成部の禁制帯幅が小さく、低コンタ
クト抵抗が実現できる、ＧａＩｎＡｓの電子移動度、
及びＩｎＰの飽和速度がＧａＡｓに比べ大きい、選択
エッチングが可能である、ＩｎＰ、ＧａＩｎＡｓとも
ＧａＡｓに比べ、絶縁膜に対し良好な界面が形成でき
る、などの特徴がある。これよりＩｎＰ／ＧａＩｎＡｓ
系ＨＢＴは超高速、低消費電力で、かつ歩留まりの高い
ＩＣを作製できる潜在能力を有している。
【０００４】以上の特徴を有するＩｎＰ／ＧａＩｎＡｓ
系ＨＢＴではあるが、ＨＢＴの真性素子性能を発揮する
ためには、そのベース抵抗の低減が必要で自己整合と呼
ばれる技術の確立が必須の課題となる。
系ＨＢＴではあるが、ＨＢＴの真性素子性能を発揮する
ためには、そのベース抵抗の低減が必要で自己整合と呼
ばれる技術の確立が必須の課題となる。
【０００５】上記の課題を解決する方法としては、従来
ＧａＡｓ系ＨＢＴのプロセス技術を転用することである
程度の解決が可能である。例えばＧａＡｓ系ＨＢＴの従
来例としては、サイドウォールを用いたＨＢＴがアイ・
イー・イー・イーのｌ９８７年５月発行の第２４６頁に
『サブミクロン完全自已整合ＡｌＧａＡｓ／ＧａＡｓヘ
テロ接合バイポーラトランジスタ』と題して、論文（IE
EE Electron Device Letters, vol.EDL-8, pp.246-248
(1987))に示されている。
ＧａＡｓ系ＨＢＴのプロセス技術を転用することである
程度の解決が可能である。例えばＧａＡｓ系ＨＢＴの従
来例としては、サイドウォールを用いたＨＢＴがアイ・
イー・イー・イーのｌ９８７年５月発行の第２４６頁に
『サブミクロン完全自已整合ＡｌＧａＡｓ／ＧａＡｓヘ
テロ接合バイポーラトランジスタ』と題して、論文（IE
EE Electron Device Letters, vol.EDL-8, pp.246-248
(1987))に示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、ＩｎＰ
系ＨＢＴに本プロセスをそのまま転用するには、プロセ
ス技術が複雑であること、及び結晶材料のエッチング技
術の差により容易に転用が効かないことから、簡易な技
術によるＩｎＰ／ＧａＩｎＡｓ系ＨＢＴの自己整合化が
望まれていた。そこで本発明では、結晶の面方位による
ＩｎＰとＧａＩｎＡｓのエッチング特性の差を利用する
ことで、前記要求を満たし、かつ容易に作製することが
可能な、自己整合ＩｎＰ／ＧａＩｎＡｓ系ＨＢＴを提供
する。
系ＨＢＴに本プロセスをそのまま転用するには、プロセ
ス技術が複雑であること、及び結晶材料のエッチング技
術の差により容易に転用が効かないことから、簡易な技
術によるＩｎＰ／ＧａＩｎＡｓ系ＨＢＴの自己整合化が
望まれていた。そこで本発明では、結晶の面方位による
ＩｎＰとＧａＩｎＡｓのエッチング特性の差を利用する
ことで、前記要求を満たし、かつ容易に作製することが
可能な、自己整合ＩｎＰ／ＧａＩｎＡｓ系ＨＢＴを提供
する。
【０００７】
【課題を解決するための手段】本発明に係るヘテロ接合
バイポーラトランジスタは、ＩｎＰ基板上に第１導電型
のサブコレクタ層、任意の導電型を有するコレクタ層、
第２導電型のベース層、並びに第１導電型のＩｎＰエミ
ッタ層、第１導電型のＧａＩｎＡｓエミッタキャップ層
を順次積層して作製されたＩｎＰ系ヘテロ接合バイポー
ラトランジスタに於て、矩形状のエミッタの一辺の方向
が＜００１＞方向、またはそれに垂直な方向を有するよ
うにパターニングし、かつエミッタキャップ上、および
ベース上のオーミック電極を同一時に形成することによ
り、容易に自已整合化が可能なＩｎＰ／ＧａＩｎＡｓ系
ＨＢＴの作製法を提供する。
バイポーラトランジスタは、ＩｎＰ基板上に第１導電型
のサブコレクタ層、任意の導電型を有するコレクタ層、
第２導電型のベース層、並びに第１導電型のＩｎＰエミ
ッタ層、第１導電型のＧａＩｎＡｓエミッタキャップ層
を順次積層して作製されたＩｎＰ系ヘテロ接合バイポー
ラトランジスタに於て、矩形状のエミッタの一辺の方向
が＜００１＞方向、またはそれに垂直な方向を有するよ
うにパターニングし、かつエミッタキャップ上、および
ベース上のオーミック電極を同一時に形成することによ
り、容易に自已整合化が可能なＩｎＰ／ＧａＩｎＡｓ系
ＨＢＴの作製法を提供する。
【０００８】本ＨＢＴ方法と同様の手法によって、Ｉｎ
Ｐ基板上に第１導電型のサブエミッタ層、第１導電型を
有するＩｎＰエミッタ層、第２導電型のベース層、並び
に任意の導電型を有するＩｎＰコレクタ層、第１導電型
のＧａＩｎＡｓコレクタキャップ層を順次積層して作製
されたＩｎＰ系ダブルヘテロ接合バイポーラトランジス
タで、矩形状のコレクタの一辺の方向が＜００１＞方
向、またはそれに垂直な方向を有し、かつコレクタキャ
ップ上、及びベース上のオーミック電極を同一時に形成
することを特徴としたコレクタアップＩｎＰ系ダブルヘ
テロ接合バイポーラトランジスタも同様に提供する。
Ｐ基板上に第１導電型のサブエミッタ層、第１導電型を
有するＩｎＰエミッタ層、第２導電型のベース層、並び
に任意の導電型を有するＩｎＰコレクタ層、第１導電型
のＧａＩｎＡｓコレクタキャップ層を順次積層して作製
されたＩｎＰ系ダブルヘテロ接合バイポーラトランジス
タで、矩形状のコレクタの一辺の方向が＜００１＞方
向、またはそれに垂直な方向を有し、かつコレクタキャ
ップ上、及びベース上のオーミック電極を同一時に形成
することを特徴としたコレクタアップＩｎＰ系ダブルヘ
テロ接合バイポーラトランジスタも同様に提供する。
【０００９】
【作用】本発明では、ＩｎＰ／ＧａＩｎＡｓ系ＨＢＴを
作成する際、エミッタ（またはコレクタ）の一辺の方向
を＜００１＞またはこれに垂直な方向に選ぶことにより
エミツ夕（またはコレクタ）の各側面を垂直にアンダー
カットすることが可能になる。この結果、エミッタキャ
ップおよびべース（またはコレクタキャプおよびベー
ス）上のオーミック電極を一つのパターンで、同時に自
己整合的に形成することが可能となる。これにより、ベ
ース抵杭の低減を計ることが出来る。またプロセス工程
を減らし、アラインメントによるバラツキの問題を無く
すことが可能となる。以上の作用により、寄生部の影響
の小さい高性能ＩｎＰ／ＧａＩｎＡｓ系ＨＢＴが実現で
きる。
作成する際、エミッタ（またはコレクタ）の一辺の方向
を＜００１＞またはこれに垂直な方向に選ぶことにより
エミツ夕（またはコレクタ）の各側面を垂直にアンダー
カットすることが可能になる。この結果、エミッタキャ
ップおよびべース（またはコレクタキャプおよびベー
ス）上のオーミック電極を一つのパターンで、同時に自
己整合的に形成することが可能となる。これにより、ベ
ース抵杭の低減を計ることが出来る。またプロセス工程
を減らし、アラインメントによるバラツキの問題を無く
すことが可能となる。以上の作用により、寄生部の影響
の小さい高性能ＩｎＰ／ＧａＩｎＡｓ系ＨＢＴが実現で
きる。
【００１０】
【実施例】図１に本発明によって実現される自己整合Ｉ
ｎＰ／ＧａＩｎＡｓ系ＨＢＴの断面構造を示す。図２に
図１のＨＢＴの上部観察図を示す。断面構造は図１に示
す通りであるが、矩形状のエミッタの一辺の方向が＜０
０１＞方向、またはそれに垂直な方向を有するように形
成することでエミッタメサ形状をエミッタキャップに対
しサイドエッチングの入った垂直な断面形状とすること
が可能となる。
ｎＰ／ＧａＩｎＡｓ系ＨＢＴの断面構造を示す。図２に
図１のＨＢＴの上部観察図を示す。断面構造は図１に示
す通りであるが、矩形状のエミッタの一辺の方向が＜０
０１＞方向、またはそれに垂直な方向を有するように形
成することでエミッタメサ形状をエミッタキャップに対
しサイドエッチングの入った垂直な断面形状とすること
が可能となる。
【００１１】ここで、図中１はＩｎＰ基板、２はＩｎＰ
サブコレクタ層、３はＩｎＰコレクタ層、４はＩｎＧａ
Ａｓベース層、５はＩｎＰエミッタ層、６はＧａＩｎＡ
ｓエミッタキャップ層である。７１はエミッタキャップ
層およびベース層上の各オーミック電極、７２はサブコ
レクタ層上のオーミック電極である。２のサブコレクタ
層と３のコレクタ層は、ＩｎＧａＡｓであってもよい。
４のベース層はＧａＡｓＩｎＰ等であってもよい。
サブコレクタ層、３はＩｎＰコレクタ層、４はＩｎＧａ
Ａｓベース層、５はＩｎＰエミッタ層、６はＧａＩｎＡ
ｓエミッタキャップ層である。７１はエミッタキャップ
層およびベース層上の各オーミック電極、７２はサブコ
レクタ層上のオーミック電極である。２のサブコレクタ
層と３のコレクタ層は、ＩｎＧａＡｓであってもよい。
４のベース層はＧａＡｓＩｎＰ等であってもよい。
【００１２】プロセスとして、メサエッチングは、例え
ばフォトレジスト、またはドライエッチングなどでパタ
ーン転写した絶縁膜などをマスクとして行う。本方法で
６のＧａＩｎＡｓ層をパターニング後、選択的に、リン
酸、過酸化水素水、水の混合液を用い除去する。または
塩酸、酢酸、過酸化水素水の混合液等で、多少ＩｎＰ層
まで除去するようにエッチングするなどの方法で除去す
る。次に５のＩｎＰ層を、選択的に塩酸、または塩酸と
水との混合液により除去する。
ばフォトレジスト、またはドライエッチングなどでパタ
ーン転写した絶縁膜などをマスクとして行う。本方法で
６のＧａＩｎＡｓ層をパターニング後、選択的に、リン
酸、過酸化水素水、水の混合液を用い除去する。または
塩酸、酢酸、過酸化水素水の混合液等で、多少ＩｎＰ層
まで除去するようにエッチングするなどの方法で除去す
る。次に５のＩｎＰ層を、選択的に塩酸、または塩酸と
水との混合液により除去する。
【００１３】図２には、完成後のヘテロ接合バイポーラ
トランジスタのエミッタキャップとエミッタの上部観察
図を示してあるが、ここでの５のＩｎＰエミッタ層のエ
ッチング時間によって図２でのエミッタキャップに対す
るエミッタ層のサイドエッチ量ｘが制御できる。実際に
は、サイドエッチ量として０．２μｍ程度を選択する。
この際に、エミッタパターンの矩形の形成方向を＜００
１＞またはそれと垂直方向に設定するが、断面形状は垂
直に近い形状となる。その後、ベース、コレクタ部のエ
ッチング、サブコレクタ部のエッチングを行うことでメ
サ形状が作製できる。
トランジスタのエミッタキャップとエミッタの上部観察
図を示してあるが、ここでの５のＩｎＰエミッタ層のエ
ッチング時間によって図２でのエミッタキャップに対す
るエミッタ層のサイドエッチ量ｘが制御できる。実際に
は、サイドエッチ量として０．２μｍ程度を選択する。
この際に、エミッタパターンの矩形の形成方向を＜００
１＞またはそれと垂直方向に設定するが、断面形状は垂
直に近い形状となる。その後、ベース、コレクタ部のエ
ッチング、サブコレクタ部のエッチングを行うことでメ
サ形状が作製できる。
【００１４】次に電極形成を行うが、エミッタキャップ
上、及びベース上の電極は一つの開ロパターンを設け、
蒸着、リフトオフすることで同時に自己整合的に形成で
きる。例えば電極材料としてはＴｉ／Ｐｔ／Ａｕ、Ｔｉ
／Ａｕ、Ｃｒ／Ａｕ、高融点金属（Ｗ、Ｔａ、Ｍｏな
ど）やシリサイドなどを用いる。
上、及びベース上の電極は一つの開ロパターンを設け、
蒸着、リフトオフすることで同時に自己整合的に形成で
きる。例えば電極材料としてはＴｉ／Ｐｔ／Ａｕ、Ｔｉ
／Ａｕ、Ｃｒ／Ａｕ、高融点金属（Ｗ、Ｔａ、Ｍｏな
ど）やシリサイドなどを用いる。
【００１５】ドーピングとしては、コンタクト抵抗低減
のためエミッタキャップ、ベース層とも１×１０19ｃｍ
-3以上の高ドーピング状態が望ましい。図１ではサブコ
レクタ上のオーミック電極として、エミッタキャップ、
ベース上のオーミック電極とは異なる他材料を想定して
いるが、１０-6Ωｃｍ-2以下の充分低いコンタクト抵抗
が得られるならば同一材料を選択した方がプロセスが簡
便となる。
のためエミッタキャップ、ベース層とも１×１０19ｃｍ
-3以上の高ドーピング状態が望ましい。図１ではサブコ
レクタ上のオーミック電極として、エミッタキャップ、
ベース上のオーミック電極とは異なる他材料を想定して
いるが、１０-6Ωｃｍ-2以下の充分低いコンタクト抵抗
が得られるならば同一材料を選択した方がプロセスが簡
便となる。
【００１６】これ以降のプロセスとしては、通常のＩｎ
Ｐ／ＧａＩｎＡｓ系ＨＢＴと同様の絶縁膜形成、配線形
成を行うことで、自己整合ＩｎＰ／ＧａＩｎＡｓ系ＨＢ
Ｔの作製が可能となる。
Ｐ／ＧａＩｎＡｓ系ＨＢＴと同様の絶縁膜形成、配線形
成を行うことで、自己整合ＩｎＰ／ＧａＩｎＡｓ系ＨＢ
Ｔの作製が可能となる。
【００１７】ここで注意しなければならない点は、エミ
ッターベース、ベース−コレクタ接合の設計である。こ
こで電流利得を向上させるために傾斜接合を採用すると
よいが、傾斜層の部分では、エッチング後の側面の形状
が垂直と異なるものとなり電極の自己整合的形成が困難
となる点に注意する必要がでてくる。しかしながら、エ
ッチャントを工夫する、または傾斜層の厚さを十分薄く
とればプロセス上も解決可能である。
ッターベース、ベース−コレクタ接合の設計である。こ
こで電流利得を向上させるために傾斜接合を採用すると
よいが、傾斜層の部分では、エッチング後の側面の形状
が垂直と異なるものとなり電極の自己整合的形成が困難
となる点に注意する必要がでてくる。しかしながら、エ
ッチャントを工夫する、または傾斜層の厚さを十分薄く
とればプロセス上も解決可能である。
【００１８】ベース、及びコレクタのエッチングの順序
として、例えばエミッタメサエッチング後にエミッタキ
ャップ、ベース上の電極を形成し、この後にこのベー
ス、コレクタのエッチングを行うことでプロセスを進め
ることも可能である。このときベース、及びコレクタエ
ッチングのパターン形成をエッミタキャップをすべて覆
うように、かつベース電極より小さく行うならば、ベー
ス電極をマスク端として、ベース、及びコレクタ層のエ
ッチングを行うことも可能となる。もし、このようなプ
ロセスを採用するならば、ベース電極下の結晶層が除去
されることとなり、寄生容量であるべース−コレクタ間
容量の低減ができ、単体性能がよリー層向上できる。
として、例えばエミッタメサエッチング後にエミッタキ
ャップ、ベース上の電極を形成し、この後にこのベー
ス、コレクタのエッチングを行うことでプロセスを進め
ることも可能である。このときベース、及びコレクタエ
ッチングのパターン形成をエッミタキャップをすべて覆
うように、かつベース電極より小さく行うならば、ベー
ス電極をマスク端として、ベース、及びコレクタ層のエ
ッチングを行うことも可能となる。もし、このようなプ
ロセスを採用するならば、ベース電極下の結晶層が除去
されることとなり、寄生容量であるべース−コレクタ間
容量の低減ができ、単体性能がよリー層向上できる。
【００１９】さて、以上の工程は特許請求の範囲の第１
項に基づいて内容を記載したが、上記と同様の手法を用
いることで、上部にコレクタを持つ自己整合コレクタア
ップダブルヘテロ接合バイポーラトランジスタ（ＤＨＢ
Ｔ）への適用が可能となる。コレクタアップ構造の場合
には、同様の断面形状で、図１、２中１はＩｎＰ基板、
２はＩｎＰサブエミッタ層、３はＩｎＰエミッタ層、４
はＧａＡｓＩｎベース層、５はＩｎＰコレクタ層、６は
ＧａＩｎＡｓコレクタキャップ層となる。７１はコレク
タキャップ、及びベース層上のオーミック電極、７２は
サブエッミタ上のオーミック電極となる。
項に基づいて内容を記載したが、上記と同様の手法を用
いることで、上部にコレクタを持つ自己整合コレクタア
ップダブルヘテロ接合バイポーラトランジスタ（ＤＨＢ
Ｔ）への適用が可能となる。コレクタアップ構造の場合
には、同様の断面形状で、図１、２中１はＩｎＰ基板、
２はＩｎＰサブエミッタ層、３はＩｎＰエミッタ層、４
はＧａＡｓＩｎベース層、５はＩｎＰコレクタ層、６は
ＧａＩｎＡｓコレクタキャップ層となる。７１はコレク
タキャップ、及びベース層上のオーミック電極、７２は
サブエッミタ上のオーミック電極となる。
【００２０】
【発明の効果】以上説明したように、本発明によりエミ
ッタ（またはコレクタ）の側面の方向を＜００１＞方向
又はこれに垂直な方向とすることで、それぞれエミツ夕
（またはコレクタ）層に対し各側面が垂直になるように
アンダーカツト可能となる。この結果エミツ夕（または
コレク夕）とベースの電極構造を自己整合的に形成する
ことが出来るようになり、より一層の高性能を有するＩ
ｎＰ／ＧａＩｎＡｓ系自己整合ＨＢＴの製作が可能にな
る。
ッタ（またはコレクタ）の側面の方向を＜００１＞方向
又はこれに垂直な方向とすることで、それぞれエミツ夕
（またはコレクタ）層に対し各側面が垂直になるように
アンダーカツト可能となる。この結果エミツ夕（または
コレク夕）とベースの電極構造を自己整合的に形成する
ことが出来るようになり、より一層の高性能を有するＩ
ｎＰ／ＧａＩｎＡｓ系自己整合ＨＢＴの製作が可能にな
る。
【００２１】すなわち、エミッタ（またはコレクタ）と
ベースの電極間距離が接近し、かつエミッタ（またはコ
レクタ）部が微細化する結果、ベース抵抗が低減し、よ
り高速、低消費電力のＨＢＴが実現できる。またエミッ
夕（またはコレクタ）とベースの各電極の同時形成によ
り、製作が容易となり、品質が均一化し、かつ歩留りが
向上できる。
ベースの電極間距離が接近し、かつエミッタ（またはコ
レクタ）部が微細化する結果、ベース抵抗が低減し、よ
り高速、低消費電力のＨＢＴが実現できる。またエミッ
夕（またはコレクタ）とベースの各電極の同時形成によ
り、製作が容易となり、品質が均一化し、かつ歩留りが
向上できる。
【図１】本発明に係る自己整合ＩｎＰ／ＧａＩｎＡｓ系
ＨＢＴの一実施例を示す断面構造図である。
ＨＢＴの一実施例を示す断面構造図である。
【図２】図１のＨＢＴの上部観察図である。
１：ＩｎＰ基板 ２：サブコレク夕層 ３：コレク夕層 ４：ＧａＩｎＡｓベース層 ５：ＩｎＰエミッ夕層 ６：ＧａＩｎＡｓエミツタキャツプ層 ７１、７２：オーミック電極
Claims (2)
- 【請求項１】 ＩｎＰ基板上に第１の導電型のサブコレ
クタ層、任意の導電型を有するコレクタ層、第２導電型
のべース層、ならびに第１導電型のＩｎＰエミッタ層、
第１の導電型を有するＧａＩｎＡｓエミッタキャップ層
を順次積層して作成されたＩｎＰ系ヘテロ接合バイポー
ラトランジスタにおいて、矩形状のエミッタの一辺の方
向が＜００１＞方向、またはそれに垂直な方向を有し、
かつエミッタキャプ上およびべース上のオーミック電極
を同一時に形成することを特徴とした自己整合ＩｎＰ系
ヘテロ接合バイポーラトランジスタ。 - 【請求項２】 ＩｎＰ基板上に第１導電型のサブエミッ
タ層、第１の導電型を有するＩｎＰエミッタ層、第２導
電型のベース層、ならびに任意の導電型を有するＩｎＰ
コレクタ層、第１の導電型を有するＧａＩｎＡコレクタ
キャップ層を順次積層して作成されたＩｎＰ系ヘテロ接
合バイポーラトランジス夕において、矩形状のコレクタ
の一辺の方向が＜００１＞方向、またはそれに垂直な方
向を有し、かつコレクタキャップ上およびベース上のオ
ーミック電極を同一時に形成することを特徴とした自己
整合ＩｎＰ系ダブルヘテロ接合バイポーラトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4454092A JPH05243258A (ja) | 1992-03-02 | 1992-03-02 | 自己整合ＩｎＰ系ＨＢＴ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4454092A JPH05243258A (ja) | 1992-03-02 | 1992-03-02 | 自己整合ＩｎＰ系ＨＢＴ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243258A true JPH05243258A (ja) | 1993-09-21 |
Family
ID=12694347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4454092A Pending JPH05243258A (ja) | 1992-03-02 | 1992-03-02 | 自己整合ＩｎＰ系ＨＢＴ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614423A (en) * | 1994-11-07 | 1997-03-25 | Nippon Telegraph And Telephone Corporation | Method for fabricating a heterojunction bipolar transistor |
-
1992
- 1992-03-02 JP JP4454092A patent/JPH05243258A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614423A (en) * | 1994-11-07 | 1997-03-25 | Nippon Telegraph And Telephone Corporation | Method for fabricating a heterojunction bipolar transistor |
| US5717228A (en) * | 1994-11-07 | 1998-02-10 | Nippon Telegraph And Telephone Corporation | Heterojunction bipolar transistor with crystal orientation |
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