200301011 A7 B7 五、發明説明（1) 技術領域 (請先閲讀背面之注意事項再填寫本頁) 本發明係關於半導體積體電路裝置及其製造技術’特 別是關於可實現非揮發性半導體記憶裝置之高積體化，高 信賴化或高性能化之方法。 習知技術 一種可進行電氣性寫入及消除之非揮發性半導體記憶 裝置（EEPROM : Electrically Erasable Programmable Read Only Memory)的快閃存儲體，因爲優於攜帶性，耐衝擊性 ，及可電氣性成批消除，致近年，以攜帶電話之程式記憶 用存儲體，或攜帶型個人電腦及數位靜態攝影機等小型攜 帶資訊機器之文件急速擴大其需要。且在如汽車之引擎控 制系統的微電腦亦以晶載加以合載。 其市場之擴大卻必須縮小存儲單元面積以減低位成本 ，乃有可實現此之各種存儲單元方式的提案。其中之一， 即有如日本特開平1 1 - 200242號公報所揭露之利用三層多 晶矽閘的虛擬接地型存儲單元。 經濟部智慧財產局員工消費合作社印製 發明欲解決之課題 此種型式之存儲單元，如圖60所示，係由矽基板600 中之阱601，阱601中之源、汲極擴散層領域605，605,， 及形成於阱上之多晶矽膜所成第一閘極的浮閘603b，第二 閘極之控制閘極611 a，具可控制消去閘極及分割通道之功 能的第三閘極607a之三個閘所構成。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5- 200301011 A7 B7 五、發明説明（2) (請先閱讀背面之注意事項再填寫本頁) 各多晶矽膜所成之閘極603b，611a，607a間及多晶矽 膜所成之閘極與阱601間則由絕緣膜602，606a, 606b, 608a, 610予以分離。控制閘極611a卻連接於行方向而構 成字線。源及汲極擴散層605爲共用鄰接存儲單元之擴散 層的虛擬接地型，藉此以圖縮小行方向之間距。第三閘極 607a與通道呈平行，且被配置垂直於字線611a。 寫入時，對字線611a、汲極605及第三閘極607a分別 施加獨立之正電壓，促使阱601、源605’呈過壓。於是第 三閘極與浮閘境界部之通道即發生熱電子，被注入浮閘 603b。因此存儲單元之閾値乃上升。消除時，則對第三閘 極607a施加正電壓，促使字線611a、源605\汲極605及 阱601呈過壓。於是自浮閘603b向第三閘極607a放出電 子，閾値即降低。而藉如此促使存儲單元電晶體之閾値電 壓變化以判別資訊之”0”、” Γ。 惟，欲圖上述非揮發性半導體記憶裝置之大容量化時 ，卻產生新之課題。 經濟部智慧財產局員工消費合作社印製 首先，第一點爲存儲單元之細微化。將此種分裂閘型 存儲單元更加細微化時，縮小浮閘603b及第三閘極607a 之閘極長至爲重要。因此需要將各自閘極絕緣膜602及 606a予以薄膜化以提升穿通耐性。然，未曾論及各閘極絕 緣膜膜厚有關之檢討。 第二點爲高信賴化。快閃存儲體需要在反覆進行10萬 次以上重寫後，尙能保證10年以上之保持資料才可。資料 之消失卻由浮閘所積蓄電子之漏泄而發生。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6 - 200301011 A7 B7 五、發明説明（3) (請先閲讀背面之注意事項再填寫本頁) 漏泄之原因雖存在有多數模式，惟經過本發明人之硏 究結果，已判明特定位元之浮閘所積蓄電子突發性漏泄於 基板之模式最爲重要。本漏泄模式與浮閘-基板間之閘極 絕緣膜6 0 2所g胃隧道膜膜厚有相關，愈薄膜化該膜愈會增 多不良位元數。 在本發明人之檢討，特別是對一個存儲單元予以記憶 兩位元分資料之多値記憶，已明瞭爲10年間保持資料需將 隧道絕緣膜602膜厚設成9nm以上。因此，欲將存儲單元 加以細微化時，考量閘極絕緣膜602及606a膜厚之單元開 發成爲不可缺少的條件。 經濟部智慧財產局員工消費合作社印製 第三點爲工程數之增多。通常快閃存儲體係具備有向 存儲單元施加電壓，或進行邏輯運算所需之周邊電路。其 中向單元施加電壓之電路，由於被施加例如向字線施加之 18V高電壓，致構成電路之MOS(Metal Oxide Semiconductor)電晶體成爲高耐壓構造，而使用例如25nm 之較厚閘極絕緣膜。針對之，實行邏輯運算之電路，則是 所施加電壓爲例如外部電源電壓之3V，被要求高速動作。 因此構成實行邏輯運算電路之M0S的閘極絕緣膜厚比起高 耐壓系統呈爲非常地細薄。於是自低成本化之觀點W之’ 如何形成該等周邊電路之兩種閘極絕緣膜與存儲單元之兩 種閘極絕緣膜，以圖製造工程之簡略化卻成爲重要課題。 以上，致被盼望爲解決分裂閘型存儲單元之閘極絕緣 膜有關課題所需的新非揮發性半導體記憶裝置及其製造方 法之開發。 本纸張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐） 200301011 A7 B7 五、發明説明（4) 本發明之目的，係在細微化非揮發性半導體記憶裝置 〇 本發明之其他目的，乃在圖非揮發性半導體記憶裝置 之局信賴化。 本發明之更其他目的，則在圖非揮發性半導體記憶裝 置製造工程之簡略化。 本發明之上述及其他目的與新穎特徵，料自本說明書 之記述及所添附圖示可更加明暸。 課題之解決手段 在本案所揭露之發明中，將代表性者之槪要加以簡單 說明，卻如其次。 (1) 上述課題，係在將具有矽基板中所形成第一導電 型阱，與該阱中所形成第二導電型源極/汲極擴散層領域 ，與以垂直方向形成於該擴散層領域之通道，與介絕緣膜 形成於該矽基板上之第一閘極的浮閘，與介該浮閘及絕緣 膜所形成之第二閘極的控制閘極，與連接於該控制閘極所 形成之字線，與介該矽基板、浮閘、控制閘極及絕緣膜所 形成，且功能異於浮閘及控制閘極之第三閘極的存儲單元 作爲構成要素之一的非揮發性半導體記憶裝置，藉將分離 浮閘與阱間之閘極絕緣膜膜厚設成比分離上述第三閘極與 阱間之閘極絕緣膜膜厚爲大而可達成。 (2) 此時，第三閘極爲可控制分割通道之閘極。 (3) 或第三閘極具有可控制消去閘極與分割通道之閘 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇><297公釐） --------籲裝-- (請先閱讀背面之注意事項再填寫本頁)
、1T Μ 經濟部智慧財產局員工消費合作社印製 -8 - 200301011 A7 B7 五、發明説明（5) 極雙方功能。 (請先閲讀背面之注意事項再填寫本頁) (4) 又，第三閘極與阱間之絕緣膜如與周邊電路低壓 系統部之閘極絕緣膜同一則更爲適宜。 (5) 或，浮閘與阱間之絕緣膜如與周邊電路低壓系統 部之閘極絕緣膜同一乃更爲適宜。 (6) 此時，浮閘與第三閘極間之絕緣膜膜厚比浮閘與 阱間之絕緣膜膜厚爲大。 (7) 或，上述浮閘與第三閘極間之絕緣膜膜厚大略與 浮閘與阱間之膜厚相同。 (8) 此時，上述浮閘與第三閘極間之絕緣膜爲添加氮 之矽氧化膜較宜。 (9) 上述課題，更在將具有矽基板中所形成第一導電 型阱，與該阱中所形成第二導電型源極/汲極擴散層領域 經濟部智慧財產局員工消費合作社印製 ，與以垂直方向形成於該擴散層領域之通道，與介絕緣膜 形成於該矽基板上之第一閘極的浮閘，與介該浮閘及絕緣 膜所形成之第二閘極的控制閘極，與連接於該控制閘極所 形成之字線，與介該矽基板、浮閘、控制閘極及絕緣膜所 形成，且功能異於浮閘及控制閘極之第三閘極的存儲單元 作爲構成要素之一，而具備促使上述存儲單元動作所需周 邊電路的非揮發性半導體記憶裝置，藉由低壓系統與高壓 系統之M〇 S電晶體構成該周邊電路，使低壓系統MOS電 晶體之閘極絕緣膜與第三閘極及阱間之閘極絕緣膜的膜厚 大略相同，並以高壓系統MOS電晶體之閘極絕緣膜、浮聞 與阱間之閘極絕緣膜、第三閘極與阱間之閘極絕緣膜的順 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -9- 200301011 A7 B7 五、發明説明（6) 序將絕緣膜厚予以逐漸增大而可達成之。 (請先閲讀背面之注意事項再填寫本頁) (10) 或，在將具有矽基板中所形成第一導電型阱，與 該阱中所形成第二導電型源極/汲極擴散層領域，與以垂 直方向形成於該擴散層領域之通道，與介絕緣膜形成於該 矽基板上之第一閘極的浮閘，與介該浮閘及絕緣膜所形成 之第二閘極的控制閘極，與連接於該控制閘極所形成之字 線，與介該矽基板、浮閘、控制閘極及絕緣膜所形成，且 功能異於浮閘及控制閘極之第三閘極的存儲單元作爲構成 要素之一，而具備促使上述存儲單元動作所需周邊電路的 非揮發性半導體記憶裝置，藉由低壓系統與高壓系統之 MOS電晶體構成該周邊電路，使低壓系統MOS電晶體之閘 極絕緣膜與浮閘及阱間之閘極絕緣膜的膜厚大略相同，並 以高壓系統MOS電晶體之閘極絕緣膜、浮閘與阱間之閘極 絕緣膜、第三閘極與阱間之閘極絕緣膜的順序將絕緣膜厚 予以逐漸增大而可達成之。 經濟部智慧財產局員工消費合作社印製 (11) 上述課題之解決，則藉自通道向浮閘之通道熱電 子注入以實行上述存儲單元之寫入，藉自浮閘向阱之隧道 放出以實行上述存儲單元之消除。 (12) 或，藉自通道向浮閘之通道熱電子注入以實行上 述存儲單元之寫入，藉自浮閘向第三閘極之隧道放出以實 行上述存儲單元之消除。 (13) 以上述課題之另外解決手段，卻可舉在將具有矽 基板中所形成第一導電型阱，與該阱中所形成第二導電型 源極/汲極擴散層領域，與以垂直方向形成於該擴散層領 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- 200301011 A7 B7 五、發明説明（7) 域之通道，與介絕緣膜形成於該砂基板上之第一閘極的浮 閘，與介該浮閘及通道以及絕緣膜所形成之第二閘極的控 制閘極，與連接於該控制閘極所形成之字線，與介該矽基 板、浮閘、控制閘極及絕緣膜所形成，且功能異於浮閘及 控制閘極之第三閘極的存儲單元作爲構成要素之一的非揮 發性半導體記憶裝置，將分離浮閘與阱間之閘極絕緣膜膜 厚設成比分離上述第三閘極與阱間之閘極絕緣膜膜厚爲大 〇 (14) 此時，第三閘極爲消去閘極。 (15) 且，上述浮閘與控制閘極間之絕緣膜膜厚比浮聞 與阱間之膜厚爲大。 (16) 或，上述浮閘與控制閘極間之絕緣膜膜厚大略與 浮閘與阱間之膜厚相同。 (17) 其時，上述浮閘與第三閘極間之絕緣膜爲添加氮 之矽氧化膜。 (1 8)此時之動作方式，則藉自通道向浮閘之通道熱電 子注入以實行上述存儲單元之寫入，藉自浮閘向第三閘極 之隧道放出以實行上述存儲單元之消除。 (19)以上述課題之另外解決手段，乃可舉在將具有砂 基板中所形成第一導電型阱，與該阱中所形成第二導電型 源極/汲極擴散層領域，與以垂直方向形成於該擴散層領 域之通道，與介絕緣膜形成於該矽基板上之第一閘極的浮 閘，與介該浮閘及通道以及絕緣膜所形成之第二閘極的控 制閘極之存儲單元作爲構成要素之一的非揮發性半導體記 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------裝-- (請先閲讀背面之注意事項再填寫本頁) 、11 經濟部智慧財產局員工消費合作社印製 -11 - 200301011 A7 B7 五、發明説明（8) 憶裝置，將分離浮閘與阱間之閘極絕緣膜膜厚設成比分離 上述控制閘極與阱間之閘極絕緣膜膜厚爲大。 (請先閱讀背面之注意事項再填寫本頁) (20) 此時，上述控制閘極爲可控制分割通道之閘極。 (21) 且，藉自通道向浮閘之通道熱電子注入以實行上 述存儲單元之寫入，藉自浮閘向汲極之隧道放出以實行上 述存儲單元之消除。 (22) 又，將浮閘與阱間之閘極絕緣膜，或第三閘極與 阱間之閘極絕緣膜，由與周邊電路低電壓部MOS電晶體之 閘極絕緣膜相同工程予以形成亦可。 發明之實施形態 以下，就本發明之實施形態參照圖示加以詳細說明。 又，實施形態說明用之全部圖示中，具有同樣功能即付予 相同符號，且省略其反覆說明。 (實施形態1) 經濟部智慧財產局員工消費合作社印製 利用圖1至圖14，以說明本發明實施形態1之非揮發 性半導體記憶裝置（快閃存儲體）的構成、動作方法及其製 造方法。圖1爲快閃存儲體之要部平面圖，圖3至圖14爲 快閃存儲體製造工程說明用之基板要部剖面圖，分別對應 於圖1之A - A，線剖面。又，圖2爲顯示將存儲單元以行 列狀予以排列時之存儲陣列構成電路圖。 首先，說明快閃存儲體之構造。如圖1及圖1之A -A1泉剖面圖的圖14所示，本快閃存儲體係由矽基板100所 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -12- 200301011 A7 B7____ 五、發明説明（j 形成P型阱（半導體領域）101中之源極/汲極擴散層105、 (請先閲讀背面之注意事項再填寫本頁) 第一閘極之浮閘107b、第二閘極之控制閘極（字線）110a、及 第三閘極l〇3a所構成。每一存儲單元則被形成於例如圖1 之粗線框所圍繞的領域內。所定數目之存儲單元M的控制 聞極110 a即沿行方向（X方向）連接，而形成字線（圖2之 WL0 〜WLn)。 浮閘107b與P型阱101由閘極絕緣膜l〇6a ’第三閘極 103a與P型阱101由閘極絕緣膜102，浮閘107b與第三閘 極103a由絕緣模106b，浮閘107b與字線（控制閘極）ll〇a 由絕緣模（〇N〇膜）109a，以及第三閘極103a與字線（控制聞 極）110 a由砂氧化膜10 4 b及10 9 a分別加以分離。 源極/汲極擴散層105卻垂直被配置於字線（控制閘極 )110a，而以將列方向(Y方向）存儲單元之源/汲加以連接 的局部源線及局部資料線存在著。即，本非揮發性半導體 記憶裝置乃由各存儲單元並不具接觸孔之所謂非接觸型存 儲單元陣列所構成。而在該源極/汲極擴散層1〇5之垂直 方向（X方向）形成通道。 經濟部智慧財產局員工消費合作社印製 第三閘極103a之延伸於Y方向的側面，與上述浮閘 • l〇7b端面中延伸於Y方向的側面，則分別介絕緣模l〇6b 互相對向地存在著（參照圖1)。浮閘107b係被埋設於與字 線（控制閘極）110a及通道呈垂直方向（γ方向）存在之多數第 三閘極103a的間隙而存在。且，浮閘107b對於第三閘極 103a呈對稱地，又上述第三閘極i〇3a對於浮閘l〇7b呈稱 地存在著。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 200301011 A7 B7 五、發明説明（4 (請先閲讀背面之注意事項再填寫本頁) 在本實施形態，形成源/汲之一對擴散層1 〇 5對於浮 閘107b之圖案乃呈非對稱之位置關係，而一方擴散層不與 浮閘107b重疊之偏置構造。又第三閘極l〇3a與擴散層1〇5 卻呈各自一部分重疊地存在著。 其次，利用圖2以說明寫入/消除動作。 選擇圖2之存儲單元Μ以進行寫入時，即對字線WLm 施加如12V左右之正的大電壓，又，對第三閘極Age施加 2V左右之低電壓，以及對汲極DLm施加4V左右。源極 DLm — 1及阱則保持爲0V。藉此第三閘極l〇3a下之阱中乃 形成通道，在源極側之浮閘端部通道發生熱電子，而將電 .子注入於浮閘。亦即，本第三閘極103a係以控制其下部所 存在通道之閘極而作用。 依據本存儲單元，比起習知NOR型快閃存儲體可增大 熱電子之發生及提升注入效率，雖在通道電流較小領域亦 能進行寫入。因此，由習知同樣程度之電流供應能力即能 對千位階級以上多數存儲單元進行並聯寫入。 經濟部智慧財產局員工消費合作社印製 消除時乃對字線WLm施加，如一 1 8V之負的大電壓。 此時，將第三閘極AGe，AGO，所有源極/汲極擴散層DL ，及阱保持於0V。藉此，由於隧道現象而積蓄於浮閘之電 子即放出至阱。 • 本實施形態之存儲單元，與例如圖60所示存儲單元不 同之點，卻如圖14所示，在於將浮閘107b與P型阱101 間之閘極絕緣膜l〇6a、所謂隧道絕緣膜膜厚形成比第三閘 極103a與P型阱101間之閘極絕緣膜1〇2爲大之點。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 200301011 A 7 B7 五、發明説明（1)1 (請先閱讀背面之注意事項再填寫本頁) 藉將隧道絕緣膜106a之膜厚形成爲較大’致能抑制特 定位元之由於浮閘所積蓄電子突發性漏泄於基板而發生的 電荷保持不良。又，藉將第三閘極l〇3a之閘極絕緣膜102 予以薄膜化，則能提升第三閘極l〇3a所構成之 MISFET(Metal Insulator Semiconductor Field Effect Transistor、在此稱爲「M〇S電晶體」）的穿通耐性，可縮短 第三閘極之閘長度。 又，依據本實施形態，由於將第三閘極103a之閘極絕 緣膜102予以薄膜化，故可增大通道電流，而亦有能提升 存儲單元之讀取速度的效果。 繼之，利用圖3至圖14以顯示本存儲單元之製造方法 〇 經濟部智慧財產局員工消費合作社印製 首先，如圖3所示，在矽基板100上形成P型阱101 後，藉眾知之熱氧化法予以形成可分離第三閘極與阱之 7.5mm閘極絕緣膜102。接著如圖4所示依序堆積摻雜磷之 多晶矽膜103及矽氧化膜104以形成第三閘極。再如圖5 所示藉眾知之平版印刷術與乾蝕刻技術對上述矽氧化膜 104及多晶矽膜103進行圖案形成。其結果，矽氧化膜及 多晶矽膜分別成爲l〇4a、103a(第三閘極）。 然後，如圖6所示，藉斜向離子注入法將砷離子注入 ，以形成成爲存儲單元之源極/汲極擴散層105。 其次，如圖7所示，藉眾知之熱氧化法，在矽基板（p 型阱101)上形成分離浮閘與基板之9nm熱氧化膜、所謂隧 道絕緣膜106a。此時，第三閘極103a側壁即形成約20nm 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 200301011 A7 B7 五、發明説明（企 熱氧化膜（絕緣膜）106b，而可分離浮閘與第三閘極。熱氧 化膜106b之膜厚比106a爲厚，卻是第三閘極103a材料之 多晶矽膜中摻雜有磷，且由於該磷發生加速氧化所致。 然後，如圖8所示，堆積成爲浮閘之多晶矽膜107。 此時，將多晶矽膜107之膜厚設定於不致埋沒矽氧化膜 104a之層疊膜間間隙的値。 其後，如圖9所示，將具流動性之有機材料108、例如 平版印刷術所用抗蝕劑材料或反射防止模完成埋沒矽氧化 膜104a之層疊膜間間隙地加以塗抹。 之後，如圖10所示，藉乾蝕刻法將具流動性之有機材 料108予以反覆蝕刻，僅留住第三閘極i〇3a及矽氧化膜 104a之層疊膜間間隙。其結果，具流動性之有機材料108 變爲108a。再將有機材料i〇8a作爲掩模進行鈾刻多晶矽膜 107。其結果，多晶矽膜1〇7留住第三閘極l〇3a及矽氧化 膜104a之層疊膜間，變爲多晶矽膜108a。又，有機材料 108a 變爲 108b。 其次’如圖12所示，藉眾知之硏磨加工以除去有機材 料108b。復’如圖1 3所示，在砂基板上以氧化膜換算膜 厚1 3nm形成可分離浮閘與字線之矽氧化膜/矽氮化膜/ 5夕氧化膜的層疊膜、所謂〇 N 0膜10 9。 然後’如圖14所示，堆積多晶矽膜與鎢矽化物膜之層 疊膜、所謂聚合物膜（110)。接著，藉眾知之平版印刷術與 乾蝕刻技術使其延伸於圖1所示X方向地加以圖案形成而 形成字線（控制閘極）。其結果，聚合物膜110變化l10a(字 本紙張又度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 、一=口 丁 經濟部智慧財產局員工消費合作社印製 -16- 200301011 A7 B7 五、發明説明（1)3 線、控制閘極）。 (請先閱讀背面之注意事項再填寫本頁) 更將字線（控制閘極）1 l〇a作爲掩模，依序蝕刻ΟΝΟ膜 109、多晶矽膜107a，以完成浮閘。藉此，多晶矽膜107a 變爲107b(浮閘），又，ΟΝΟ膜109變爲109a，矽氧化膜 104a變爲矽氧化膜104b。 之後，雖未圖示，在矽基板上形成層間絕緣膜後’形 成到達字線（控制閘極）ll〇a、源極/汲極擴散層105、P型 阱101、第三閘極103a之接觸孔，繼之予以堆積金屬，將 其圖案形成設爲配線，而完成存儲單元。 在將浮閘l〇7b與P型阱101間之閘極絕緣膜l〇6a膜 厚形成比第三閘極l〇3a與P型阱101間之閘極絕緣膜102 爲大的本存儲單元，比起將閘極絕緣膜106a膜厚設成與鬧 極絕緣膜102相同、或小時，雖反覆重寫後之存儲單元電 荷保持特性相同，惟將第三閘極之閘長度縮短亦無穿通現 象，可進行穩定之動作。且，可獲得較大通道電流，而提 升非揮發性半導體記憶裝置之讀取速度。 經濟部智慧財產局員工消費合作社印製 如是依據本實施形態，卻有可維持非揮發性半導體記 憶裝置反覆重寫後之信賴性以縮小存儲單元面積之效果。 更具有可增快讀取速度之效果。 (實施形態2) 繼之，利用圖15至圖17以說明本發明實施形態2之 非揮發性半導體記憶裝置（快閃存儲體）的構成、動作方法 及其製造方法。與實施形態1之差異，即在浮閘107b與p 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 200301011 A7 B7 五、發明説明（1)1 (請先閱讀背面之注意事項再填寫本頁) 型阱101間之閘極絕緣膜形成，替代熱氧化法以低壓化學 氣相生長法（LPCVD : Low Pressure Chemical Vapor Deposition法）加以進行。快閃存儲體之要部平面圖、完成 後之存儲單元剖面構造、存儲陣列之構成卻與實施形態1 相同，在此省略之。 本存儲單元之製造方法即如下。 首先，藉與參照圖3至圖6進行說明之實施形態1相 同方法，在矽基板100主要表面依序形成P型阱101、閘極 絕緣膜102、第三聞極103a、砂氧化膜104a及源極/汲極 擴散層105(圖15)。 接著，如圖16所示，形成llnm之可分離浮閘及矽基 板與第三閘極的矽氧化膜111。形成方法如下。先藉以甲 矽烷與氧化亞氮爲原料瓦斯之低壓化學氣相生長法堆積 11 urn矽氧化膜。其次，在氨氣氛中熱處理本試樣，且將氮 素導入矽氧化膜111。之後，再將試樣在濕式氧化中加以 退火。 經濟部智慧財產局員工消費合作社印製 藉本三步驟之工程可減低矽氧化膜111中之微量的缺 陷及電子陷阱。又，由於使用低壓化學氣相生長法，致第 三閘極103a及矽氧化膜104a之上面與側壁以及P型阱101 表面所堆積矽氧化膜111之膜厚略呈相同。因此，第三閘 極103a側壁與浮閘107b間之矽氧化膜111膜厚，與浮閘 107b及P型阱101間之矽氧化膜（閘極絕緣膜）111膜厚略 同（參照圖17)。 然後，如圖17所示，依照圖7至圖10所說明實施形 本紙張尺度適用中國國家標準（CNS ) A4規格（210><297公釐） -18- 200301011 • A7 B7 五、發明説明（ 態1相同方法予以形成浮閘107b、ΟΝΟ膜109a及字線（控 制閘極）11 0a，以完成存儲單元。 (請先閲讀背面之注意事項再填寫本頁) 由本實施形態形成之存儲單元’則與實施形態1相同 ，雖縮小第三閘極之閘長度亦不致穿通，可作穩定之動作 。又，可增大通道電流，而提升非揮發性半導體記憶裝置 之讀取速度。 又，比起實施形態1，本實施形態可將浮閘1 〇7b與第 •三閘極103a側壁間之絕緣膜厚加以薄膜化。因此藉將選擇 字線設爲13V左右，將第三閘極設爲3V左右，將源/汲 及阱設爲0V，而進行消除動作，可自浮閘向第三閘極實行 電子放出。藉此比實施形態1，可減低內部動作電壓，以 圖周邊電路領域之面積縮小。 如是依據本實施形態，乃有可維持非揮發性半導體記 憶裝置反覆重寫後之信賴性以縮小存儲單元面積之效果。 更有可增快讀取速度之效果。又，有可圖內部動作電壓之 減低的效果。 經濟部智慧財產局員工消費合作社印製 (實施形態3) 本實施形態異於實施形態1及2，係將本發明適用於 未具第三閘極之分裂閘型存儲單元。就本發明實施形態3 之非揮發性半導體記憶裝置（快閃存儲體）的構成、動作$ 法及其製造方法，利用圖1 8至圖25加以說明。 首先，說明快閃存儲單元之構造。如圖25所示，#存 儲單元由矽基板200所形成P型阱201中之源極209、汲極 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19- 200301011 A7 B7 五、發明説明（ 207、浮閘203a、控制閘極205a所構成。 (請先閱讀背面之注意事項再填寫本頁) 浮閘203a與P型阱201則由絕緣膜204a，浮閘203a 與控制閘極205a卻由絕緣膜204b分別加以分離著。 控制閘極205a —部分係重疊於矽基板上之通道部分， 又剩餘部分亦以跨上浮閘203a頂部之形態重疊。源極209 與汲極207分別介閘極絕緣膜204a或202而重疊於控制閘 極205a及浮鬧203a。 如是本存儲單元，乃是將控制閘極205a所控制電晶體 與浮閘203a所控制電晶體加以串聯連結之、所謂分裂閘型 存儲單元。 寫入時，對控制閘極205a施加約2V，對汲極207施 加12V，將P型阱201與源極209保持爲0V。藉此浮閘 203a之源側端部通道即發生熱電子，向浮閘203a注入電子 〇 經濟部智慧財產局員工消費合作社印製 消除時，向汲極207施加12V，向控制閘極205a施加 不劣化閘極絕緣膜204a程度之電壓、例如4V，將源極209 及P型阱201保持於0V。藉此，由於隧道現象致積蓄於浮 聞203a之電子乃被放出至汲極207。 就採取如此消除方法的理由說明如下。即，如後述， 由於將控制閘極205a與P型阱201間之閘極絕緣膜204a 膜厚設爲較薄，致對該等間無法施加高電壓，需將向控制 閘極205a施加之電壓抑制於如4V左右。因此，消除時， 非採取向汲極207側施加高電位（12V)，在汲極207側拉拔 電子之消除方法不可。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20- 200301011 A7 B7 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 本實施形態之存儲單元，亦異於圖60所不存儲單兀’ 將浮閘203a與P型阱201間之閘極絕緣膜202、所謂隧道 絕緣膜膜厚，設成比控制閘極205a與P型阱201間之聞極 絕緣膜204a爲大。 藉將隧道絕緣膜之膜厚設大，而能抑制特定位元之由 於浮閘所積蓄電子突發性漏泄於基板發生之電荷保持不良 。又，藉將控制閘極205a之閘極絕緣膜204a予以薄膜化 ，則能提升控制閘極205a所構成之MOS電晶體的穿通耐 性，可縮短控制閘極205a之閘長度。因此能使存儲單元之 高信賴性與細微化兩立。又，可增大通道電流’且能圖存 儲單元之讀取速度提升。 其次，利用圖18至圖25以顯示本存儲單元之製造方 法。 經濟部智慧財產局員工消費合作社印製 首先，如圖18所示，在矽基板200上形成P型阱201 後，藉眾知之熱氧化法以形成分離浮閘與阱之9nm閘極絕 緣膜202，再堆積可成爲浮閘之混雜磷的多晶矽膜203。接 著，如圖19所示，利用眾知之平版印刷術與乾蝕刻技術將 上述多晶矽膜203加以圖案形成。其結果，多晶矽膜203 變爲203a(浮閘）。 且，如圖20所示，對閘極絕緣膜202進行圖案形成後 ，藉眾知之熱氧化法在矽基板上形成可分離控制閘極與基 板之7.5nm熱氧化膜（閘極絕緣膜）204a。此時，浮閘203a 之側壁及頂部被形成有約20nm之熱氧化膜204b，致可分 離浮閘與控制閘極。熱氧化膜204b之膜厚比204a爲厚， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） - 21 - 200301011 A7 B7 五、發明説明（1戶 卻是浮閘203a之材料的多晶矽膜中混雜有磷，由於該磷而 會發生加速氧化所致。 (請先閱讀背面之注意事項再填寫本頁) 繼之’如圖21所示，將可成爲浮閘之混雜磷的多晶砂 膜與鎢矽化物膜之層疊膜、所謂聚合物膜205予以堆積。 復如圖22所示，藉眾知之平版印刷術與乾蝕刻技術將上述 聚合物膜205加以圖案形成。其結果，聚合物膜205變爲 205a(控制閘極）。如圖示，控制閘極205a乃自多晶矽膜 203a略中央延伸至矽基板（p型阱201)上。 然後，如圖23所示，在矽基板上形成光阻劑圖案206 ，藉離子注入法予以注入磷離子，以進行熱處理而可形成 存儲單元之汲極領域207。 接著，如圖24所示，形成光阻劑圖案208，藉離子注 入法予以注入砷離子，以形成存儲單元之源極領域209。 再除去光阻劑圖案208(圖25)。 之後，雖未圖示，在矽基板上形成層間絕緣膜後，形 成到達控制閘極205a、源極領域209、汲極領域207、P型 阱201之接觸孔，再予以堆積金屬膜，將其圖案形成設爲 配線，而完成存儲單元。 經濟部智慧財產局員工消費合作社印製 在將浮閘203a與P型阱201間之閘極絕緣膜202膜厚 形成比控制閘極205a與P型阱201間之閘極絕緣膜204a 爲大的本存儲單元，比起將閘極絕緣膜202膜厚設成與閘 極絕緣膜204a相同、或小時，雖反覆重寫後之存儲單元電 荷保持特性相同，惟將控制閘極205a之閘長度縮短亦無穿 通現象，可進行穩定之動作。且，可獲得較大通道電流， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22- 200301011 A7 B7 五、發明説明（也 而提升非揮發性半導體記憶裝置之讀取速度。 (請先閱讀背面之注意事項再填寫本頁) 如是依據本實施形態，卻有可維持非揮發性半導體記 .憶裝置反覆重寫後之信賴性以縮小存儲單元面積之效果。 更具有可增快讀取速度之效果。 (實施形態4) 在本實際形態，係將本發明適用於以第三閘極而具有 消去閘極之分裂閘型存儲單元。茲利用圖26至圖33，以 說明本發明實施形態4之非揮發性半導體記憶裝置（快閃存 儲體）的構成、動作方法及其製造方法。 首先，說明快閃存儲體之構造。如圖32及圖32之X -X1泉剖面的圖33所示，本存儲單元係由砂基板300主要 '表面所形成P型阱301中之源極/汲極擴散層303、第一聞 極之浮閘305b、第二閘極之控制閘極307a、及第三閘極之 消去閘極（第三閘極）309a所構成。 經濟部智慧財產局員工消費合作社印製 各存儲單元之控制閘極307a乃連接於行方向並形成一 字線。浮閘305b與P型阱301由閘極絕緣膜304a，浮閘 3 05b與字線（控制閘極）307a由絕緣膜306b，消去閘極309a 與字線（控制閘極）307a由絕緣膜308分別予以分離。 又’如圖33所示，浮閘305b與消去閘極309a由絕緣 膜311所分離。又’消去閘極309a與P型阱301亦由絕緣 膜3 12加以分離。該絕緣膜3 12則埋沒於P型阱301中。 源極/汲極擴散層303係垂直配置於字線（控制閘極 )307a ’以連接列方向存儲單元之源/汲的局部源線及局部 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -23- 200301011 A7 B7 五、發明説明（2)3 (請先閱讀背面之注意事項再填寫本頁) 資料線而存在著。即，本非揮發性半導體記憶裝置爲由各 存儲單元未具接觸孔之所謂非接觸型陣列所構成。且在該 源極/汲極擴散層303之垂直方向形成有通道。 寫入時，對控制閘極307a施加約12V，對汲極（303)施 加4V，將P型阱301及源極（303)保持於0V。藉此，在漏 端部之通道發生熱電子，向浮閘305b注入電子。 消除時，對消去閘極309a施加12V左右，將控制閘極 307a、源極（303)及P型阱301保持於0V。藉此，由於隧道 現象以致浮閘305b所積蓄之電子被放出至消去閘極309a 〇 在本實施形態亦異於圖60所示存儲單元，將浮閘 3 05b與P型阱301間之閘極絕緣膜304a、所謂隧道絕緣膜 之膜厚形成爲比控制閘極307a與P型阱301間之閘極絕緣 膜306a爲大。 將隧道絕緣膜304a之膜厚形成較大結果’則能抑制在 特定位元由於浮閘所積蓄之電子突發性漏泄於基板所發生 之電荷保持不良。 經濟部智慧財產局員工消費合作社印製 又，藉將控制閘極307a之閘極絕緣膜306a予以薄膜 化結果，控制閘極307a所構成之MOS電晶體之穿通耐性 即提升，而能縮短控制閘極307a之閘長度。 因此，可使存儲單元之高信賴性與細微化兩立。又’ 能增大讀取時之通道電流，以圖提升存儲單元之讀取速度 〇 其次，利用圖26至圖33顯示本存儲單元之製造方法 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） -24- 200301011 A7 B7 主、發明説明（λ 〇 (請先閱讀背面之注意事項再填寫本頁} 首先，如圖26所示，在矽基板300上形成Ρ型阱301 。接著，如圖27所示，在矽基板300(Ρ型阱301)表面形成 較薄氧化膜302後，利用離子注入法降砷離子予以注入， 而形成成爲存儲單元之源/汲的擴散層303。 接著，如圖28所示，藉眾知之熱氧化法依序形成可分 離浮閘與阱之9nm閘極絕緣膜304、成爲浮閘之混雜磷的 多晶矽膜305。 .繼之，如圖29所示，藉眾知之平版印刷術與乾蝕刻技 術將上述多晶矽膜305及閘極絕緣膜304加以圖案形成。 其結果，多晶矽膜305變爲305a，閘極絕緣膜304變成 304a 〇 經濟部智慧財產局員工消費合作社印製 然後，如圖30所示，藉眾知之熱氧化法矽基板（P型 阱301)上形成可分離控制閘極與基板之7nm熱氧化膜306a 。此時，在多晶矽膜305a側壁及頂面形成約20nm熱氧化 膜306b，可分離浮閘與控制閘極。熱氧化膜306b之膜厚 比3 0 6 a爲厚，卻是浮聞3 0 5 b之材料的多晶砂膜3 0 5 a中混 雜有磷，由於該磷而會發生加速氧化所致。 * 接著，如圖3 1所示，予以堆積多晶矽膜307，將此藉 眾知之平版印刷術與乾蝕刻技術進行圖案形成而形成字線（ 控制閘極）。其結果，多晶矽膜307變爲307a(字線、控制 閘極）（參照圖33)。 且，將字線（控制閘極）307a作爲掩模依序蝕刻熱氧化 膜306b、多晶矽膜305a，以完成浮閘。即，藉此，熱氧化 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -25- 200301011 A7 ___ B7__ 五、發明説明（2)2 膜3 06b變成306b，多晶矽膜305a變成305b(浮閘）（參照 圖 33)。 (請先閲讀背面之注意事項再填寫本頁) 然後’如圖32所示，依序形成可分離控制閘極與消去 閘極及可分離浮閘與消去閘極之絕緣模308，3 11以及聚合 物膜（309)，對聚合物膜（309)進行圖案形成而形成消去閘極 309a(參照圖33)。 之後，雖未圖示，在矽基板上形成層間絕緣膜後，形 成到達字線（控制閘極）307a、源極/汲極擴散層303、P型 阱301、消去閘極309a之接觸孔，再予以堆積金屬膜，將 其圖案形成設成配線，而完成存儲單元。 在將浮閘305b與P型阱301間之閘極絕緣膜304a膜 厚設成比控制閘極307a與P型阱301間之閘極絕緣膜306a 爲大的本存儲單元，比起將閘極絕緣膜304a膜厚設成與閘 極絕緣膜306a相同、或小時，雖反覆重寫後之存儲單元電 荷保持特性相同，惟將控制閘極之閘長度縮短亦無穿通現 象，可進行穩定之動作。且，可獲得較大通道電流，而提 升非揮發性半導體記憶裝置之讀取速度。 經濟部智慧財產局員工消費合作社印製 如是依據本實施形態，卻有可維持非揮發性半導體記 憶裝置反覆重寫後之信賴性以縮小存儲單元面積之效果。 更具有可增快讀取速度之效果。 又，在本實施形態，雖將可分離浮閘與P型阱之閘極 絕緣膜304等藉熱氧化法加以形成，惟與實施形態2同樣 藉低壓化學氣相生長法加以形成，或使用添加氮素之氧化 膜亦能獲得同樣效果。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -26- 200301011 A7 B7 五、發明説明（淡 (實施形態5) (請先閱讀背面之注意事項再填寫本頁) 在本實施形態，即就將非揮發性半導體記憶裝置之存 儲單元的閘極絕緣膜，與低壓系統MOS電晶體之閘極絕緣 膜同時形成，以圖製造工程簡略化之例子加以說明。利用 圖34至圖46，而進行說明本發明實施形態5之非揮發性 半導體記憶裝置的構成及其製造方法。 如圖46所示，本非揮發性半導體記憶裝置係由將積蓄 資訊所需多數存儲單元以行列狀配置之存儲單元領域，與 配置有多數個可選擇實行重寫或讀取所需位元或使晶片內 部發生所需電壓之周邊電路構成用MOS電晶體（MISFET)的 周邊電路領域所構成。 周邊電路領域可分爲，例如僅被施加如3.3 V電源電壓 之較小電壓的低電壓部，與被施加如1 8 V之重寫所需高電 壓的高電壓部。 經濟部智慧財產局員工消費合作社印製 低電壓部與高電壓部均如圖46所示，由P阱404b， 404c及N阱405a，405b上所形成多數個NMOS電晶體（Qnl 、Qn2)及PMOS電晶體（Qpl、QP2)所構成。 存儲單元領域所形成存儲單元，即爲實施形態1所說 明快閃存儲體，被形成於P阱404a上。 圖34至圖46爲平行於存儲單元之字線（控制閘極 415a)，且垂直於周邊電路MOS電晶體之字線（409c)的剖面 圖。 其次，利用圖34至圖46顯示本非揮發性半導體記憶 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） -27- 200301011 A7 B7__ 五、發明説明（必 裝置之製造方法。 (請先閲讀背面之注意事項再填寫本頁) 首先，如圖34所示，在面方位（100)之p型Si基板 401形成可分離各存儲單元及周邊電路MOS電晶體之淺溝 元件分離領域402。接著，藉離子注入法予以形成P阱領 域404a，404b，404c，及N阱領域405a，405b，更形成阱 間之分離領域403。 繼之，如圖35所示，藉熱氧化法予以形成約23nm在 周邊電路領域中可成爲高電壓部之閘絕緣模的矽氧化膜 406。復如圖36所示，形成光阻劑圖案407，藉濕式鈾刻 使矽氧化膜406僅留住周邊電路領域之高電壓部。其結果 ，矽氧化膜406變爲406a。 然後，如圖37所示，藉熱氧化法在周邊電路領域之低 電壓部及存儲單元領域，形成可成爲周邊MOS電晶體之閘 極絕緣膜及能分離存儲單元之第三閘極與阱的絕緣膜之熱 氧化膜408。 經濟部智慧財產局員工消費合作社印製 此時，周邊電路領域之高電壓部熱氧化膜厚爲25nm。 即矽氧化膜406a增加其膜厚，成爲406b(高電壓部之閘極 絕緣膜）。 然後，如圖38所示，在p型Si基板401上依序堆積 成爲周邊MOS電晶體及存儲單元第三閘極之電極的多晶矽 膜409，與矽氧化膜410。 接著，如圖39所示，利用平版印刷術與乾蝕刻技術對 石夕氧化膜41 0及多晶砂膜4 0 9進行圖案形成。其結果，存 儲單元領域之矽氧化膜410及多晶矽膜409分別變爲410a 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐）~ " •28- 00 2 i ic 1c c
7 B 經濟部智慧財產局員工消費合作社印製 jOTmrrt---—-五、發明説明（2$ 及409a。此時，周邊電路領域之矽氧化膜410及多晶矽膜 409未被鈾刻，而呈以410b及409b殘留之圖案配置。 然後，進行與實施形態1同樣之斜向注入，以形成存 儲單元之源極/汲極擴散層領域411。 其次，如圖40所示，與實施形態1同樣藉熱氧化法形 成可分離浮閘與阱間及浮閘與第三閘極間之絕緣膜412。 此時，阱上之氧化膜厚設爲7.5nm。 然後，如圖41所示，堆積成爲浮閘之多晶矽膜413， 藉使用實施形態1所述具流動性有機材料之反覆蝕刻法對 多晶矽膜413進行加工。其結果，多晶矽膜413變成413a( 圖 4 3) 〇 接著，如圖43所示，依序堆積可成爲能分離浮閘與字 線之矽氧化膜/矽氮化膜/矽氧化膜的層疊膜、所謂0N0 膜414，及成爲字線的聚合物膜415。 其次，如圖44所示，對其藉眾知之平版印刷術與乾蝕 刻技術進行圖案形成而形成字線（控制閘極）。其結果，聚 合物膜415變爲415a(字線）。 且，以字線415a爲掩模對加工0N0膜414及多晶矽 膜413a加工圖案而完成浮閘。即，0Ν0膜414及多晶矽膜 413a分別變爲414a及413b(浮蘭）。 之後，如圖45所示，藉平版印刷術與乾鈾刻技術對周 邊電路部之矽氧化膜410b及409b進行圖案形成，以形成 周邊電路MOS電晶體之閘極電極。即，矽氧化膜410b及 409b分別成爲410c、409c(閘極電極、閘線）。 --------HP-裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29- 200301011 A7 B7 五、發明説明（每 繼之，如圖46所示，藉離子注入法而形成周邊電路 MOS電晶體之源/汲極領域416a、416b、417a、417b。 (請先閱讀背面之注意事項再填寫本頁) 然後，雖未圖示，將層間絕緣膜堆積於Si基板上後， 在該層間絕緣膜形成到達字線415a、周邊MOS電晶體（Qnl 、Qn2、Qpl、Qp2)之閘極電極410c、及源/汲極領域（416a 、416b、417a、417b)之接觸孔，復，堆積金屬膜後，將其 加工爲電極，而完成非揮發性半導體記憶裝置。 在本實施形態，存儲單元之第三閘極之閘極絕緣膜 408與周邊電路低電壓部MOS電晶體之閘極絕緣膜408， 卻由完全相同之工程加以形成。 因此，存儲單元之包括隧道絕緣膜的四種閘極絕緣膜 可由三種膜予以形成。於是，比起將閘極絕緣膜各自單獨 形成，可削減製造工程數。 又與實施形態1所述一樣，藉將第三閘極之閘極絕緣 膜408形成比絕緣膜412爲薄，則可使存儲單元之細微化 與確保信賴性兩立。且，能圖存儲單元之讀取速度提升。 經濟部智慧財產局員工消費合作社印製 (實施形態6) 本實施形態係就將非揮發性半導體記憶裝置之存儲單 元的閘極絕緣膜，與低壓系統周邊電路MOS電晶體之閘極 絕緣膜同時形成，以圖製造工程簡略化之另外例子加以說 明。與實施形態5之差異，則是將低壓系統周邊電路MOS 電晶體之閘極絕緣膜與存儲單元之浮閘及阱間的閘極絕緣 膜、所謂隧道絕緣膜形成爲共用之點。茲利用圖47至圖59 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -30- 200301011 A7 B7 五、發明説明（方 ’說明本發明實施形態6之非揮發性半導體記憶裝置的構 成及其製造方法。 (請先閱讀背面之注意事項再填寫本頁) 如圖59所示，本非揮發性半導體記憶裝置乃由將積蓄 資訊所需多數存儲單元以行列狀配置之存儲單元領域，與 配置有多數個可選擇實行重寫或讀取所需位元，或使晶片 內部發生所需電壓之周邊電路構成用M0S電晶體的周邊電 路領域所構成。 周邊電路領域可分爲，例如僅被施加如3 · 3 V電源電壓 之較小電壓的低電壓部，與被施加如1 8 V之重寫所需高電 壓的高電壓部。 低電壓部與高電壓部均如圖59所示，由P阱504b， 504c及N阱505a，505b上所形成多數個NMOS電晶體（Qnl 、Qn2)及PMOS電晶體（Qpl、QP2)所構成。 存儲單元領域所形成存儲單元，即爲實施形態1所說 明快閃存儲體，被形成於P阱504a上。 圖47至圖59爲平行於存儲單元之字線（516a)，且垂 直於周邊電路MOS電晶體之閘線（5 13c)的剖面圖。 經濟部智慧財產局員工消費合作社印製 其次，利用圖47至圖59顯示本非揮發性半導體記憶 裝置之製造方法。 首先，如圖47所示，在面方位（100)之p型Si基板 401形成可分離各存儲單元及周邊電路MOS電晶體之淺溝 元件分離領域502。接著，藉離子注入法予以形成P阱領 域504a，504b，504c，及N阱領域505a，505b，更形成阱 間之分離領域503。 本紙張尺度適用中國國家標準（CNS ) A4規格（2H)X297公釐） -31 - 200301011 A7 B7 五、發明説明（ 接著，如圖48所示，藉熱氧化法形成7.5nm之可成爲 存儲單元的第三閘極閘絕緣物之矽氧化膜506。 (請先閱讀背面之注意事項再填寫本頁} 然後，如圖49所示，依序堆積可成爲周邊MOS電晶 體及存儲單元之第三閘極電極的多晶矽膜507與矽氮化膜 508。 繼之，如圖50所示，利用平版印刷術與乾蝕刻技術對 多晶矽膜507與矽氮化膜508進行圖案形成。其結果，多 晶矽膜507與矽氮化膜508分別變爲508a及508a。此時， 周邊電路領域之矽氮化膜508及多晶矽膜507予以鈾刻除 去。 然後，進行與實施形態1同樣之斜向注入，以形成存 儲單元之源極/汲極擴散層領域509。 接著，如圖51所示，藉熱氧化法與CVD法之組合在 P型Si基板上形成可成爲周邊電路領域中高電壓部閘極絕 緣膜的約23nm砂氮化膜5 10。 經濟部智慧財產局員工消費合作社印製 接著，如圖52所示，形成光阻劑圖案5 11，藉濕式蝕 刻法使矽氧化膜510僅留住周邊電路領域高電壓部。其結 果，矽氧化膜510變爲510a。 其次，如圖53所示，藉熱氧化法形成9nm之周邊電 路領域低電壓部的閘極絕緣膜，與可成爲能分離存儲單元 之浮閘與阱間及浮閘與第三閘極間的絕緣膜之絕緣膜5 1 2 〇 此時，周邊電路領域局電壓部之熱氧化膜厚成爲25nm 。即，矽氧化膜510a變爲510b(閘極絕緣膜）。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -32- 200301011 A7 B7 五、發明説明（2》 (請先閱讀背面之注意事項再填寫本頁) 然後，如圖54所示，將可成爲浮閘之多晶矽膜5 1 3予 以堆積後，再堆積矽氧化膜5 14，利用平版印刷術與乾蝕 刻技術將矽氧化膜514殘留於周邊電路領域（圖55)。 接著，如圖56所示，藉將實施形態1所示具流動性有 機材料使用爲掩模之反覆蝕刻法對多晶矽膜5 1 3進行加工 。其結果，多晶矽膜513變爲513a。之後，藉濕式蝕刻法 除去矽氧化膜5 14。將露出於周邊電路領域之多晶矽膜作 爲 513b 。 其次，如圖57所示，在Si基板上依序堆積可分離浮 閘與字線之矽氧化膜/矽氮化膜/矽氧化膜的層疊膜、所 謂ΟΝΟ膜515，及可成爲字線之聚合物膜516。 繼之，如圖58所示，將其藉眾知之平版印刷術與乾蝕 刻技術予以圖案形成而形成字線（控制閘極）。即，聚合物 膜516變爲516a(字線）。且，以字線516a爲掩模對〇Ν〇 膜5 1 5及多晶矽膜圖案進行加工，並完成浮閘。即，〇Ν〇 膜515與多晶矽膜513a分別成爲515a及51 3b(浮閘）。 經濟部智慧財產局員工消費合作社印製 與此一起亦形成周邊MOS電晶體。即，周邊電路領域 之聚合物膜516、0N0膜515、及多晶矽膜513b分別變爲 516b、 515b 及 513c 。 接著，如圖59所示，藉離子注入法以形成周邊電路 M〇S電晶體之源/汲極領域517a、517b、518a、518b。 然後，雖未圖示，在Si基板上堆積層間絕緣膜後，於 該層間絕緣膜形成到達字線（控制閘極）、周邊MOS電晶體 之閘極電極5 1 3c、及源/汲極領域之接觸孔，再予以堆積 本紙張尺度適用中周國家標準（CNS ) A4規格（210X 297公釐） -33- 200301011 A7 B7_________ 五、發明説明（3jb 金屬膜，將其加工成電極，而完成非揮發性半導體憶裝 置。 在本實施形態，存儲單元之浮閘的聞極絕緣膜512與 周邊電路低電壓部MOS電晶體之閘極絕緣膜5 12卻由全然 相同工程加以形成。 因此，與實施形態5同樣，存儲單元之包括隧道絕緣 膜的四種閘極絕緣膜可由三種膜予以形成。於是’比起將 閘極絕緣膜各個單獨形成，可削減製造工程數° 又與實施形態1所述一樣，藉將第三閘極之閘極絕緣 膜506形成比浮閘之閘極絕緣膜5 12爲薄，則可令存儲單 元之細微化與確保信賴性兩立。且，能圖存儲單元之讀取 速度提升。 又，在實施形態1到6，雖將p型阱中·形成η型擴散 層之η通道型存儲單元爲例加以說明，惟在阱爲η型’擴 散層爲Ρ型之Ρ通道型存儲單元亦能獲得同樣效果。 又，在實施形態1到6，雖將存儲單元之第三閘極或 控制閘極之閘極絕緣膜以熱氧化膜爲例加以說明，惟如使 用含矽氮化膜之膜或高電容率材料，卻能更加縮短閘長度 或增大讀取電流。 又，在任何實施形態，寫入時，浮閘所積蓄電子狀態 雖最低需兩狀態，惟形成四狀態以上之電平，而適用於一 存儲單元記憶兩位元以上資料之所謂多値記憶亦可。 一般的多値記憶，雖高精度控制浮閘所積蓄電子量將 各電平之閾値分佈加工壓縮，惟比起雙値記憶，尙有最低 本紙張尺度適用—中關家標準（CNS ) Α4規格（210Χ297公釐)" '-- -34 - (請先閲讀背面之注意事項再填寫本頁) 裝- 訂 經濟部智慧財產局員工消費合作社印製 200301011 A7 B7
五、發明説明（A 閾値狀態與最高閾値狀態之差異變大之問題。因此F-N (Flwer- Nordheim)穿隧型之重寫，則發生重寫速度變慢 (請先閱讀背面之注意事項再填寫本頁) 或寫入電壓變高之問題。 惟依據本發明，由於能將寫入及消除低電壓化爲13V 左右，換言之能圖寫入之高速化，故極有效於多値記憶。 以上，雖將本發明者所創作發明，根據上述實施形態 具體加以說明，惟本發明並非限定於上述實施形態，只要 在不脫逸其要旨之範圍，當然可予以變更。 例如，本發明亦可適用於具有含非揮發性半導體記憶 •裝置之存儲單元部的單片微電腦（半導體裝置）。 發明之效果 本案所揭露發明中，由具代表性者所能獲得效果加以 簡單說明，卻如下述。 由於將浮閘與基板（阱）間之閘極絕緣膜膜厚形成爲比 第三閘極或控制閘極與基板間之閘極絕緣膜爲厚，因此可 縮小非揮發性半導體記憶裝置之存儲單元面積。 經濟部智慧財產局員工消費合作社印製 又，能提升非揮發性半導體記憶裝置反覆重寫後之信 賴性。 ' 又，可謀求非揮發性半導體記憶裝置之動作速度提升 〇 又，由於將浮閘與基板間之閘極絕緣膜，或第三閘極 與基板間之閘極絕緣膜，與周邊電路低電壓部MOS電晶體 之閘極絕緣膜相同工程予以形成，因此可謀圖非揮發性半 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -35- 200301011 A7 B7__ 五、發明説明（ 導體記憶裝置之製造工程簡略化。 (請先閱讀背面之注意事項再填寫本頁) 圖示之簡單說明 圖1爲顯示本發明實施形態1之非揮發性半導體記憶 裝置（快閃存儲體）的基板要部平面圖。 圖2爲顯示本發明實施形態1之非揮發性半導體記憶 裝置的陣列構成電路圖。 圖3爲顯示本發明實施形態1之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖4爲顯示本發明實施形態1之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖5爲顯示本發明實施形態1之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖6爲顯示本發明實施形態1之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖7爲顯示本發明實施形態1之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 經濟部智慧財產局員工消費合作社印製 圖8爲顯示本發明實施形態1之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖9爲顯示本發明實施形態1之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖10爲顯示本發明實施形態1之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖11爲顯示本發明實施形態1之非揮發性半導體記憶 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -36- 200301011 A7 ___B7_ 五、發明説明（3)3 裝置製造方法的基板要部剖面圖。 (請先閱讀背面之注意事項再填寫本頁) 圖12爲顯示本發明實施形態1之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖13爲顯示本發明實施形態1之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖14爲顯示本發明實施形態1之非揮發性半導體記憶 裝置的基板要部剖面圖。 圖15爲顯示本發明實施形態2之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖16爲顯示本發明實施形態2之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖17爲顯示本發明實施形態2之非揮發性半導體記憶 裝置的基板要部剖面圖。 圖1 8爲顯示本發明實施形態3之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖19爲顯示本發明實施形態3之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 經濟部智慧財產局員工消費合作社印製 圖20爲顯示本發明實施形態3之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖21爲顯示本發明實施形態3之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖22爲顯示本發明實施形態3之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖23爲顯示本發明實施形態3之非揮發性半導體記憶 本紙張尺度適财關家鮮（CNS ) A4i ( 210X297公釐)"一 ’ -37- 200301011 A7 B7 五、發明説明（ _置製造方法的基板要部剖面圖。 (請先閲讀背面之注意事項再填寫本頁) 圖24爲顯示本發明實施形態3之非揮發性半導體記憶 ^ ®製造方法的基板要部剖面圖。 圖25爲顯示本發明實施形態3之非揮發性半導體記憶 裝置的基板要部剖面圖。 圖26爲顯示本發明實施形態4之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖27爲顯示本發明實施形態4之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖28爲顯示本發明實施形態4之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖29爲顯示本發明實施形態4之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖30爲顯示本發明實施形態4之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖3 1爲顯示本發明實施形態4之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 經濟部智慧財產局員工消費合作社印製 圖3 2爲顯示本發明實施形態4之非揮發性半導體記憶 裝置的基板要部剖面圖。 圖33爲顯示本發明實施形態4之非揮發性半導體記憶 裝置的基板要部剖面圖。 圖34爲顯示本發明實施形態5之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖35爲顯示本發明實施形態5之非揮發性半導體記憶 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -38 - 200301011 A7 B7 五、發明説明（ 裝置製造方法的基板要部剖面圖。 _ 36爲顯示本發明實施形態5之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖37爲顯示本發明實施形態5之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖38爲顯示本發明實施形態5之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖39爲顯示本發明實施形態5之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖40爲顯示本發明實施形態5之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖41爲顯示本發明實施形態5之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖42爲顯示本發明實施形態5之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖43爲顯示本發明實施形態5之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖44爲顯示本發明實施形態5之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖45爲顯示本發明實施形態5之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖46爲顯示本發明實施形態5之非揮發性半導體記憶 裝置的基板要部剖面圖。 圖47爲顯示本發明實施形態6之非揮發性半導體記憶 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------0^—— (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -39- 200301011 A7 B7 五、發明説明（3^ 裝置製造方法的基板要部剖面圖。 圖48爲顯示本發明實施形態6之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖49爲顯示本發明實施形態6之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖50爲顯示本發明實施形態6之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖5 1爲顯示本發明實施形態6之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖52爲顯示本發明實施形態6之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖53爲顯示本發明實施形態6之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖54爲顯示本發明實施形態6之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖55爲顯示本發明實施形態6之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖56爲顯示本發明實施形態6之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖57爲顯示本發明實施形態6之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖58爲顯示本發明實施形態6之非揮發性半導體記憶 裝置製造方法的基板要部剖面圖。 圖59爲顯示本發明實施形態6之非揮發性半導體記憶 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝· 訂 經濟部智慧財產局員工消費合作社印製 -40- 200301011 A7 B7 五、發明説明（知 裝置的基板要部剖面圖。 (請先閱讀背面之注意事項再填寫本頁) 圖60爲顯示本發明效果所需非揮發性半導體記憶裝置 的基板要部剖面圖。 符號說明 100 :矽基板，101 : p型阱，102 :閘極絕緣膜，103 : 多晶矽膜，103a :第三閘極，1〇4 :矽氧化膜，104a :矽氧 化膜，104b :矽氧化膜，1〇5 :源極/汲極擴散層，106a : 閘極絕緣膜（隧道絕緣膜），106b :絕緣膜（熱氧化膜），107 :多晶矽膜，107a :多晶矽膜，l〇7b :浮閘，107b :浮閘 圖案，108有機材料，l〇8a:有機材料，108b:有機材料， 109 :〇N〇膜，109a : ΟΝΟ膜（絕緣膜），110 :聚合物膜， ll〇a :字線（控制閘極），111 :矽氧化膜，200 :矽基板， 經濟部智慧財產局員工消費合作社印製 201 : p型阱，202 :閘極絕緣膜（隧道絕緣膜），203 :多晶 .矽膜，203a :多晶矽膜（浮閘），204a :閘極絕緣膜，204b : 絕緣膜（熱氧化膜），205 :聚合物膜，205a :控制閘極，206 :光阻劑圖案，207 :汲極（汲極領域），208 :光阻劑圖案 ，209源極（源極領域），300 :矽基板，301 : p型阱，302 : 氧化膜，303 :源極/汲極擴散層，304 :閘極絕緣膜， 304a :閘極絕緣膜（隧道絕緣膜），305 :多晶矽膜，305a : 多晶砂膜，3 0 5 b :浮聞，3 0 6 a :鬧極絕緣膜（熱氧化膜）， 306b :絕緣膜（熱氧化膜），307 :多晶矽膜，307a :字線（控 制閘極），308 ··絕緣膜，309 :聚合物膜，309a :消去閘極 ，311 :絕緣膜，312 :絕緣膜，401 : p型Si基板，402 : 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -41 - 200301011 A7 B7 五、發明説明（▲ (請先閱讀背面之注意事項再填寫本頁) ’ 元件分離領域，403 :分離領域，404a : p阴1，404b、404c :p 阱，405a、405b : N 阱，406 :矽氧化膜，406a :矽氧 化膜，407 :光阻劑圖案，408 :熱氧化膜，409 :多晶矽膜 ，4 0 9 b :多晶砂膜，4 0 9 c :閘極電極，410 :砂氧化膜， 41 Ob :矽氧化膜，411 :源極/汲極擴散層領域，41 2 :絕 緣膜，413 :多晶矽膜，413a ··多晶矽膜，413b :浮閘， 414 : ΟΝΟ膜，415 :聚合物膜，415a :字線（控制閘極）， 416a、417a :源/汲極領域，416b、417b :源/汲極領域， 501 : p型Si基板，502 :元件分離領域，503 :分離領域， 504a、504b、504c : p 阱（p 阱領域），505a、505b : N 阱（N 阱 領域），506 :矽氧化膜，507 :多晶矽膜，508 :矽氮化膜 ，509 :源極/汲極擴散層領域，510 :矽氧化膜，510a : 矽氧化膜，5 11 :光阻劑圖案，5 1 2 :絕緣膜，5 1 3 :多晶矽 膜，513a :多晶矽膜，513b :浮閘，514 :矽氧化膜，515 :ΟΝΟ膜，516 :聚合物膜，516a :字線（控制閘極），517a 、518a :源/汲極領域，517b、518b :源/汲極領域，600 :矽基板，601 :阱，602 :閘極絕緣膜（隧道絕緣膜）， 經濟部智慧財產局員工消費合作社印製 603b :浮閘，605 :汲極擴散層領域，605’ ：源極，607a : 第三閘極，611a :字線（控制閘極），AGe、AGo :第三閘極 .Dm— 2〜Dm+2:源極或汲極，M:存儲單元，WLm、WLm + 1 :字線WL0〜WLn — 1 :字線，STTr :選擇電晶體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -42-