SU983756A1

SU983756A1 - Запоминающее устройство

Info

Publication number: SU983756A1
Application number: SU803219765A
Authority: SU
Inventors: Анатолий Васильевич Кайма
Original assignee: Предприятие П/Я А-3706
Priority date: 1980-10-10
Filing date: 1980-10-10
Publication date: 1982-12-23

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относитс к вычисли тельной технике, в частности к технике запоминающих устройств, и может быть использовано в средствах св зи, средствах отображени информации , автоматике и телемеханике. Известно запоминающее устройство, содержащее первую группу транзисторов , которые вл ютс элементами пам ти и расположены на поверхности по лупроводниковой подложки. Каждый транзистор имеет эмиттерную, базовую и коллекторную области. Область эмиттера соединена с шиной столбца. Базова область размещена ниже эмиттерной области.и обладает плавающими потенциалами. Коллекторна область находитс под базовой областью и образует р д матриц пам ти. Узел программировани содержит вторую группу транзисторов . сформированнмх на поверхности полупров никовой подпожки, с целью подачи напр ж ни между эмиттерной и коллекторной област ми , по крайней мере, одного выбе| )ноготранзистора из первой группы чтобы инвертировать смещение эмиттерно-базового перехода выбранного транзистора . В результате происходит короткое замыкание перехода эмиттербаза , ширина базы транзисторов первой группы болыче,, чём у транзисторов второй группы 1. Недостатками известного устройства вл ютс относительно большой объем оборудовани на бит запоминаемой информации, а также сложна функциональна схема. Наиболее близким к предлагаемому по технической сущности вл етс запоминающее устройство, содержащее дешифратор адреса/ выходы которого соединены с группами запоминающих элементов, подключенных выходами к ocнoвны 1 шифратораг1, регистр числа, дополнительную группу запоминающих элементов и подключенный к их выходам дополнительный шифратор, элемен ты И и ИЛИ, блоки контрол , входы каждого из которых подключены к входам соответствующего основного шифратора , причем первые входы элементов И подключены к выходам дополнительного шифратора, вторые входы попарно соединены с выходами блоков контрол , а выходы подключены к регистру числа через элементы ИЛИ, вторые входы которых соединены с выходами основных шифраторов С 2j.

Недостатками известного устройства вл етс сложное структурное его выполнение, мала емкость запоминаемой информации на единицу объема оборуловани , узка область применен

Целью Изобретени )л етс упрощение устройства.

Поставленна цель достигаетс тем что в запоминающее устройство, содержащее .дешифратор, входа которого вл ютс входами устройства, входные элементы ИЛИ, входы которых соединены с выходами первой группы дешифратора , регистр хранени единиц, входы которого соединены с выходами второй.группы дешифратора, накопитель , выполненный на регистрах, входы первой группы которого соединены с выходами третьей группы дешифратора , входы второй группы накопител соединены с выходами входных элементов ИЛИ, выходные элементы ИЛИ, выходы которых соединены с входами регис ра числа, выходы регистра числа вл ютс выходами устройства, введены коммутатор и блок умножени , входы первой группы которого соединены с выходами четвертой группы дешифратора , выкоды накопител соединены с входами коммутатора, выходы которого соединены с входами второй группы блока умножени , входы третьей группы которого соединены с выходом регистра хранени единиц, выходы блока умножени соединены с входами выходных элементов ИЛИ.

На чертеже изображена функциональ на схема запоминающего устройства.

Предложенное устройство содержит дешифратор 1, регистр 2 хранени единиц , накопитель 3, выполненный на регистрах, входные элементы ИЛИ 4, коммутатор 5, блок , б умножени , вы123456789 10

0000101101

Например, разр ды 5, б, 7, 9, 10, 11, 13, 14, 15 вл ютс общим.и соответственно дл первой и второй, второй и третьей, третьей и четвертой частей линейки сжатой информации.

Устройство функционирует следующи образом.

На входы устройства поступает многоразр дное двоичное слово.

Количество разр дов в слове может измен тьс в пределах от единицы до какого-то конечного числа К. 1;S И SE К, где И - число разр до в слове. С выхода дешифратора 1 двоичное слово поступает в накопитель 3 и регистр 2 хранени единиц.

Записав информацию в регистр 2 и накопитель 3, ЭВМ (не показано) формирует адреса к группе входных элементов ИЛИ 4, регистру 2, накопиходные элементы ИЛИ 7, регистр 8 чисел.

Характерной особенностью предлагаемого запоминающего устройства вл етс то, что построение его предложено на принципе перемножени частей .линеек сжатой информации с соответствующими комбинаци ми единиц. В результате перемножени указанной информации образуютс столбцы частных сомножителей. В этих столбцах содержитс необходима информаци дл ЭВМ

Линейка сжатой информации - пакет -разр дных комбинаций на все сочетани , сжатий в линейку со значительно меньиим числом разр дов, чем в пакете. Пакеты состо т из одно-, двух ... и И -разр дных комбинаций на все сочетани . Дл каждого пакета комбинаций имеетс соответствующа линейка сжатой информацииi.

Так, например, дл пакета четырехразр дных комбинаций на все сочетани О 1 2 3 4 5 б 7 8 9 10 11 12 13 14 15 00000000111 1 1 1 1 1 000011110000 I 1 1 1 001100110011 0011 01010101010 1 01 О 1

имеетс линейка сжатой информации из дев тнадцати разр дов 0000101101001111000

В линейке сжатой информации содержатс все комбинации соответствующего пакета.

Если пронумеровать по пор дку разр ды линейки сжатой информации и разделить ее на семиразр дные части , то образуютс четыре части с общими разр дами дл .смежных частей линейки сжатой информации.

12 13 14 15 16 17 18 19 0.111.1000

телю 3 и блоку 8 и передает их на вход дешифратора 1.

По адресу дешифратора из регистра 2 и накопител 3 считываютс комбинации единиц, часть линейки сжатой информации и передаютс на входы блока 6 и коммутатора 5.

Общие разр ды части линейки сжатой информации считываютс единичны ми уровн ми входных элементов ИЛИ 4. В коммутаторе 5 часть линейки сжатой информации коммутируетс и передает-с на входы блока 6. В блоке 8 осуществл етс перемножение части.линейки сжатой информации с. комбинацией единиц

В результате перемножени в группах элементов И блока 6 образуютс полные столбцы частных сомножителей (комбинации), соответствующие дес тичным числам 0,1,2,5:

0000101неполные полные неп I стблбцы столбцы ст Схема блока 6 выполнена так, что неполные столбцы частных сомножителе в блоке 6 не образовываютс . При перемножении второй, третьей и четвертой части линейки сжатой информации с четырехразр дной комбинацией едини в группах Элементов И блока б образу ютс комбинации, соответствующие дес тичным числам 11, 6, 13, 10, 4, 9, 3, 7, 15, 14, 12, 8. По адресу дешифратора 1 из соответствующей группы И блока 6 считываетс требуема комбинаци и переда етс на вход выходных элементов ИЛИ 7 С выхода выходных элементов ИЛИ 7 комбинаци передаетс в регистр 8, а из него на выход устройства (на- . пример, в ЭВМ). Если требуетс друга комбинаци этой части линейки, то она формирует адрес к этой группе элементов И блока б, в которой содержитс эта комбинаци и пе1е едает его на вход дешифратора 1. По адресу с выхода дешифратора 1 из блока б считываетс комбинаци и через посредство выходных элементов ИЛИ 7 передаетс в регистр 8, а затем на выход устройства. .. В этом случае ЭВМ не обращаетс к накопителю 3 и регистру 2 за часть линейки сжатой информации и комбинацией единиц. Если ЭВМ требуетс выбрать комбинацию из другой части линейки сжатой информации, то она формирует адрес -к входным элементам ИЛИ 4, к накопителю 3, где хранитс требуема часть линейки сжатой инфор мации и к группе элементов И блока 6 По этим адресам дешифратор 1 из накопител . 3 считывает другую часть линейки сжатой информации и посредством коммутатора 5 передает ее в блок б. В блоке б выполн етс операци умножени аналогично первой части , По адресу дешифратора 1 считывает с необходима комбинаци и через посредство выходных элементов ИЛИ 7 передаетс в регистр 8, затем в ЭВМ, При выборе другой комбинации из второй части линейки сжатой информации обращение к накопителю 3 и регистру 2 хранени единиц также не требуетс

перва часть линейки сжатой информации,

Claims

частичные сомножители Выбор информации из других частей линейки сжатой информации выполн етс аналогично описанным част м линейки . У предлагаемого запоминающего устройства объем оборудовани на бит запоминаемой информации примерно в 2-3 раза меньший, чем у известного, при этом функциональна схема предлагаемого устройства существенно упрощена . Формула изобретени Запоминающее устройство, содержащее дешифратор, входы которого вл ютс входами устройства, входные элементы ИЛИ входы которых соединены с выходами первой группы дешифратора , регистр хранени единиц, входы которого соединены с выходами второй группы дешифратора, накопитель, вы-полненный на регистрах, входы первой группы которого соединены с выходами третьей группы дешифратора, входы второй группы накопител соединены с выходами входных элементов ИЛИ, выходные элементы ИЛИ, выходы которых соединены с входами регистра числа, выходы регистра числа вл ютс выходами устройства,отличающеес тем, что, с целью упрощени устройства , в него введены коммутатор и блок умножени , входы первой груйпы которого соединены с выходами четвертой группы дешифратора, выходы накопител соединены с входами коммутатора, выходы которого соединены с входами второй группы блока умножени , входы третьей группы которого соединены с выходом регистра хранени единиц, выходы блока умножени соединены с входами выходных элементов ИЛИ. Источники информации, прин тые во внимание при экспертизе 1.Патент США 4045784, кл. G 11 С 17/00, 1977.
2.Лвторское свидетельство СССР 572849, кл. G 11 С 17/00, 1976 . (прототип).