SU955030A1 - Устройство дл сравнени чисел - Google Patents
Устройство дл сравнени чисел Download PDFInfo
- Publication number
- SU955030A1 SU955030A1 SU802977565A SU2977565A SU955030A1 SU 955030 A1 SU955030 A1 SU 955030A1 SU 802977565 A SU802977565 A SU 802977565A SU 2977565 A SU2977565 A SU 2977565A SU 955030 A1 SU955030 A1 SU 955030A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- register
- inputs
- switch
- Prior art date
Links
Landscapes
- Feedback Control In General (AREA)
Description
Изобретение относится к автоматике и вычислительной технике, в частт ности к устройствам, осуществляющим сравнение нестабильных переменных чисел, и предназначено для цифровых еле дящих систем и устройств' распознавания образов.
Известно устройство для сравнения двоичных чисел, содержащее счетчик, регистр задания допуска, дешифратор и триггеры, которое позволяет помимо допускового контроля разностидвух величин производить анализ аномальных выбросов оцениваемого параметра [Ϊ] .
Недостатком данного устройства является то, что оперирование с числами, представленными в последовательном коде, снижает его быстродействие.
Известно сравнивающее устройство для цифровых следящих систем, содержащее преобразователи кода, логические элементы, ключи [1] .
В этом устройстве входные коды необходимо преобразовывать в аналоги, а так как число входов каждого из преобразователей ограничено точностью, то при многоразрядном входном сигнале нужно большое количество преобразователей и других элементов, услож2 няющих устройство. Все это снижает быстродействие и усложняет устройство. Но наиболее существенно то, что все 5 перечисленные устройства не устраняют влияния нестабильности сравниваемых величин на выходной сигнал.
Наиболее близким к предлагаемому является устройство для сравнения чисел, осуществляющее сравнение разности чисел с допусками, содержащее регистры верхнего и нижнего допусков, дешифратор, соединенный входами с прямыми выходами первого и второго цифровых компараторов, первые входы которых соединены с выходом комбинационного вычитателя и с первым регистром соответственно, входы комбинационного вычитателя соединены с ис„ точниками чисел соответственно через две группы управляемых инверторов, управляющие входы которых соединены соответственно по группам с прямым и инверсным выходами второго цифрового компаратора, второй вход которого 25 соединен с источником второго числа, шины верхнего и нижнего допусков подключены к вторым входам первого и третьего цифровых компараторов соответственно, соединенных первыми входа30 ми параллельно, выход третьего циф третьего рес выходом гене25 рового компаратора подключен к дополнительному входу дешифратора, входы которого соединены с установочными входами триггеров .
Известное устройство работает в параллельном коде и сравнивает разность двух чисел с допусками на эту разность, что позволяет осуществлять сравнение нестабильных величин.
Недостатком известного устройства является сложность,неоправданная для случая сравнения двух чисел, а не разность чисел с устранением влияния нестабильности сравниваемых величин на выходной сигнал.
Цель изобретения - упрощение устройства.
Поставленная цель достигается тем, что устройство для сравнения чисел, содержащее цифровой компаратор, сум-, матор, переключатель, генератор тактов и регистры, причем входы цифрового компаратора соединены соответственно с'выходами первого регистра и сумматора, входы сумматора подключены к выходам второго регистра и переключателя, первый информационный, вход которого соединен с выходом третьего регистра, тактовые входы первого, второго и гистров соединены ратора тактов, выход цифрового компаратора соединен с выходом устройства, содержит четвертый регистр, триггер и элемент НЕ, причем выход цифрового компаратора соединен с 3 -входом триггера, выход которого соединен с управляющим входом переключателя, второй информационный вход которого соединен с выходом четвертого регистра, выход цифрового компаратора через элемент НЕ соединен с К-вхо-40 дом триггера, тактовый вход которого соединен с тактовым входом четвертого регистра и подключен к выходу генератора тактов.
На фиг.1 представлена схема предлагаемого устройства; на фиг.2 - циклограмма, поясняющая работу устройства.
Устройство содержит регистры 1-4, генератор 5 тактов, переключатель 6, сумматор 7, цифровой компаратор 8, элемент НЕ 9, триггер 10.
Устройство работает следующим образом.
На вход цифрового компаратора 8 с регистра 1 подается код В, ас выхода сумматора 7 - код А (поскольку на первый вход сумматора 7 поступает код А с выхода регистра 2, а на второй вход - с выхода регистра 4 через переключатель 6 код 'Ό’'). В цифровом компараторе 8 происходит сравнение кодов и в зависимости от их соотношения на выходе устройства и на входе J-K триггера 10 могут быть следующие значенияs ’’О'' или ''I1'. Пред50 положим, при AZB на входе цифрового компаратора 8 ' 10 * ' , а при ВуА ’ * 1 *’ . Входные коды А и В переменные и нестабильные, поэтому их сравнение .удобно производить по среднему значению, (фиг.2). При А*В на J-вхОде триггера 10 будет ''0'', а на К-входе 1 Ί'1. При таком входном сигнале на выходе триггера 10 будет 'Ό'', который поступает на переключатель 6. Этот ''О’1 является управляющим для переключателя 6, и на второй вход сумматора 7 с регистра 4 поступает константа ' '0' 1 , т.е. выходное значение сумматора 7 будет представлять 15· чистое значение кода А.
При А>В на ‘выходе триггера 10 появится сигнал ''1'', который поступает на переключатель 6. Этот сигнал производит переключение переключателя' 6 и на второй вход сумматора 7 с регистра 3 поступает код Д. В сумматоре 7 происходит алгебраическое сложение добавки Д и кода уже цифровой компаратор 8 нивать значения А + Д>В.
Устройство находится в тоянии до тех пор, пока А нет равным В. С этого момента с выхода триггера 10 снова подается сигнал , который переключит переключа6 и вместо добавки Д на второй сумматора 7 поступает число с регистра 4. На выходе устройбудет сигнал, соответствующий
А. Теперь будет сравтаком сос+ Д не ста 0' ' тель вход ' '0 ' ' ства значению А4в.
Применение предлагаемого устройства по сравнению с известным уменьшает число операционных узлов, а также упрощает его.
Claims (3)
1.Авторское свидетельство СССР I 482737, кл. G 06 F 7/04, 1973.
2.Авторское свидетельство СССР I 398946, кл. G 06 F 7/02, 1971.
3.Авторское свидетельство СССР по за вке № 2643043/18-24,
кл. G 06 F 7/04. 1978 (прототип).
8
К
Q
10
5
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802977565A SU955030A1 (ru) | 1980-06-20 | 1980-06-20 | Устройство дл сравнени чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802977565A SU955030A1 (ru) | 1980-06-20 | 1980-06-20 | Устройство дл сравнени чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU955030A1 true SU955030A1 (ru) | 1982-08-30 |
Family
ID=20916070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802977565A SU955030A1 (ru) | 1980-06-20 | 1980-06-20 | Устройство дл сравнени чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU955030A1 (ru) |
-
1980
- 1980-06-20 SU SU802977565A patent/SU955030A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU955030A1 (ru) | Устройство дл сравнени чисел | |
SU610295A2 (ru) | Аналого-цифровой преобразователь | |
SU1653156A1 (ru) | Делитель частоты следовани импульсов | |
SU756398A1 (ru) | Цифровой генератор функции / 1 | |
SU1647895A1 (ru) | Аналого-цифровой преобразователь | |
SU1612289A1 (ru) | Генератор дискретных функций | |
SU898609A1 (ru) | Преобразователь напр жение-код с коррекцией динамической погрешности | |
SU1005302A1 (ru) | Устройство дл преобразовани напр жени в код системы остаточных классов | |
SU1522152A1 (ru) | Аналого-цифрова след ща система | |
SU1594690A2 (ru) | След щий аналого-цифровой преобразователь | |
SU1541781A1 (ru) | Дельта-кодер | |
SU909791A1 (ru) | Устройство дл линеаризации регулировочной характеристики тиристорного преобразовател | |
SU1368994A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU841111A1 (ru) | Преобразователь напр жени в код | |
SU959161A1 (ru) | Ассоциативное запоминающее устройство | |
SU1363462A1 (ru) | Преобразователь перемещени в код | |
RU1791814C (ru) | Устройство дл сравнени нечетных величин | |
SU1236608A1 (ru) | Веро тностный преобразователь аналог-код | |
SU1013935A1 (ru) | Устройство дл ввода информации | |
SU577671A1 (ru) | Преобразователь напр жени в код | |
SU503258A1 (ru) | Цифро-аналоговое вычислительное устройство | |
SU437076A1 (ru) | Частотно-импульсный функциональный преобразователь двух переменных | |
SU1520658A1 (ru) | Бипол рный аналого-цифровой преобразователь | |
SU1596463A1 (ru) | Устройство дл преобразовани двоичного равновесного кода в полный двоичный код | |
SU819952A1 (ru) | Параллельно-последовательныйАНАлОгО-цифРОВОй пРЕОбРАзОВАТЕль |