SU1541781A1 - Дельта-кодер - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и технике св зи. Его использование в системах передачи аналоговых (речевых) сигналов позвол ет повысить точность кодировани . Дельта-кодер содержит компараторы 1, 5, триггеры 2, 6 и блок 3 аппроксимации. Благодар  введению блока 4 аппроксимации, блока 7 синхронизации и элементов И 8, 9 в дельта-кодере производитс  коррекци  аппроксимирующего сигнала в текущем такте с учетом оценки входного сигнала в том же такте и аппроксимирующего сигнала в предыдущем такте. 1 з.п.ф-лы, 3 ил.

Description

bi

4Ь

J

00

Изобретение относитс  к вычисли™ тельной технике и технике св зи и ножет быть использовано в системах передачи аналоговых (речевых) сигналов .

Цель изобретени  - повышение точности кодировани .

На фчг.1 изображена функциональна Схема дельта-кодераj Ha фиг.2 второй бпок аппроксимации} на фиг,3 - Временные диаграммы,,

Дельта-кодер содержи первый ком- пэратор 19 первый триггер 28 первый 3 и второй 4 блоки аппроксимациие Агорой компаратор 59 второй триггер б„ блок 7 синхроннаации9 первый 8 н второй 9 элементы И„ Кроме того обозначены информагщонный 10 ч так10ВЫЙ 11 ВХОДЫ

Первый блок 3 аппроксимации выполнен на реверсивной счетчике и цифро- аналоговом преобразователе (ПАЙ),, При выполнении первого триггера 2 с инверсными входами установки к обнулени  элементы И 8 и S имеют швэер кые выходы

Второй блок 4 аппроксимации выполнен (фиг.2) на ЦДЛ 128 реверсивном сметчике 13Э арисЬметикс--лопгческом устройстве (АЛУ) 14 и источнике 15 посто нного кода На фиг,2 обозна- чены тактовый вход 16, информационный вход 17 и первьй - четвертый управл ющие входы 18-21,,

При выполнении АЛУ 14 на микросхеме К564ИПЗ вхоц 19 блока 4 соединен с входами S1 и ЪЈ, а ьход 20 с входами SO и S3 этой микросхемы. Источник 15 посто нного кодп задает двоичный код числа два0

На первом - третьем выходах блока 7 синхронизации сигналы тактовой частоты по вл ютс  с посто нным сдвигом один относительно другого ( 300 мкс) дл  обеспечени  надежного срабатывани  всех элементов схемыо

На фигеЗ обозначены еледуюш,ие сигналы; а - г - тактовые сигналы F(tK M(t), G(t) и Z(Ј) соответственно на входе и первом-третьем выходах блока 7 синхронизации соответственно § д - входной с гнал U(t) и сигналы K(t), P(t) аппроксимации на выходах соответственно второго 4 и первого 3 блоков аппроксимац и| е и ж - сигналы Q(t) и Y(t) на пр мых выходах первого 2 и второго 6 триггеров соответственно.

Дельта-кодер работает следующим образом.

Входной аналоговый сигнал U(t) поступает с входа 10 одновременно на первые входи первого 1 и второго 5 компараторов, С помощью первого

компаратора 1 производитс  сравнение входного сигнала U(t) с аппроксимирующим сигналом N(t) текущего такта, а во втором компараторе 5 входное напр жение U(t) сравниваетс  с аппрок5 симируюЕщм сигналом P(t) предыдущего такта. Триггеры 2 и 6 обеспечивают дискретизацию поступающих на них сигналов. Б блоке 3 каждый символ 1 цифрового сигнала Q(t) увеличиваQ ет, а символ наоборот, уменьшает состо ние реверсивного счетчика на единицу вследствие чего аппроксимирующее напр жение P(t) на выходе блока 3 аппроксимации с приходом

5 каждого тактового импульса Z(t) увеличиваетс  или уменьшаетс  на один шаг квантовани , С приходом каждого тактового импульса F(t) в блоке синхронизации 7 вырабатываетс  три доU полнительных тактовых сигнала M(t)f G(t) и Z(t), причем пор док их следовани  строго определен. Такое разделение дополнительных тактовых сигналов M(t), G(t), Z(t) на времене «bie интервалы обеспечивает надежную работу устройства в целом.

Результат оценки входного сигнала U(t) текущего такта и аппроксимирующего сигнала P(t) предыдущего такта

в виде цифрового сигнала записываетс  во второй риггер 6 с приходом каждого импульса тактовой последовательности F(t), Следовательно, сигнал Y(t) на выходе второго триггера «  вл етс  выходным DM-сигналом дель$а5

та-кодера в отличие от любого классического дельта-кодера, где выходным Ш-сигналом  вл етс  тот цифровой сигнал, который содержит инфор- « мацию о результате сравнени  входного U(t) и аппроксимирующего сигнала текущего такта N(t)s т„е. цифровой сигнал Q(t),

Второй блок 4 аппроксимации содержит цифровой интегратор с устройством коррекции Коррекци  аппроксимирующего сигнала N(t) во втором блоке 4 аппроксимации производитс  в тех случа х, когда оценка входного сигS

нала U(t) и аппроксимирующего сигнала текущего такта N(t) не совпадает с оценкой входного сигнала U(t) и аппроксимирующего сигнала P(t) предыдущего такта, т.е. если цифровые сигналы Q(t) и Y(t) не совпадают, то следует производить коррекцию как аппроксимирующего напр жени  N(t), так и сигнала Q(t). В момент времени t,, (фиг.З) во втором блоке 4 аппроксимации произведена ошибочна  аппроксимаци  N(t), котора  устран етс  в момент времени Ц. В данном случае ошибка устран етс  путем вычитани  из значени  аппроксимирующего напр жени  N(t) значени  2§. Таким образом , сигнал N(t) приравниваетс  сигналу P(t). Описанна  операци  коррекции в виде

N(t) N(t) + 261 или N(t) N(t) - 2§ реализуетс  с помощью АЛУ 14 во втором блоке 4 аппроксимации следующим образом.

В зависимости от значений цифровых сигналов Q(t), Y(t) и Y(t) во втором блоке 4 аппроксимации производитс  коррекци  сигнала N(t) в соответствии с табл.1.

Таблица 1

I

)

Е

N(t)

Следовательно, коррекци  N(t) так- 40 тируетс  цифровым сигналом M(t), кото-, рый подаетс  на вход разрешени  записи реверсивного счетчика 13.

Дл  коррекции сигнала Q(t) на входы элементов И 8 и 9 подаютс  пр - 45 мые и инверсные значени  сигналов Q(t) и Y(t) так, чтобы сформировать сигналы S и R установки дл  первого триггера 2 согласно табл.2.

50

30 4

5

0

5

0

5

0

В данном случае используетс  тактирование с помощью цифрового сигнала G(t), вследствие чего в с каждом такте DM-сигнала происходит приравнивание сигнала Q(t) сигналу Y(t).

Таким образом, за счет использовани  оценки входного сигнала текуще- 0 го такта и аппроксимирующего напр жени  предыдущего такта производитс  коррекци  аппроксимации в текущем такте, что в конечном итоге приводит к увеличению отношени  сигнал/шум.

Claims (2)

1.Дельта-кодер, содержащий первый компаратор, первый вход которого  вл етс  информационным входом дельта-кодера , а выход соединен с информационным входом первого триггера , первый блок аппроксимации, второй компаратор, выход которого под5 ключей к информационному входу второго триггера, пр мой выход которого  вл етс  выходом дельта-кодера, отличающийс  тем, что, с целью повышени  точности кодировани ,

0 в дельта-кодер введены второй блок аппроксимации, элементы И и блок синхронизации , вход которого объединен с тактовым входом второго триггера и  вл етс  тактовым входом дельта-кодера , первый выход блока синхронизации соединен с тактовыми входами первого триггера и блоков аппроксимации, информационный вход второго блока аппроксимации подключен к выходу первого компаратора, первый вход второго компаратора подключен к информационному входу дельта-кодера, второй выход блока синхронизации соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно к установочному входу и входу обнулени  первого триггера, третий выход блока синхронизации соединен с первым управл ющим входом второго блока аппроксимации, выход 4 которого подключен к второму входу первого компаратора, пр мой выход первого триггера соединен с вторым входом второго элемента И, вторым

5 управл ющим входом второго блока аппроксимации и информационным входом первого блока аппроксимации, выход которого подключен к второму входу второго компаратора, инверс71

ный выход первого триггера соединен с вторым входом первого элемента И, третий вход которого объединен с третьим управл ющим входом второго блока аппроксимации и подключен к пр мому выходу второго триггера, инверсный выход которого соединен с третьим входом второго элемента И и четвертым управл ющим входом второго блока аппроксимации.

2.Дельта-кодер по п.1, отличающийс  тем, что второй блок аппроксимации содержит цифро- аналоговый преобразователь, арифметико-логическое устройство, источник посто нного кода и реверсивный счетчик , тактовый и управл ющий входы которого  вл ютс  соответственно

5417818

тактовым и информационным входами блока, вход разрешени  записи реверсивного счетчика, первый и второй входы задани  режима и вход сигнала

5 переноса арифметико-логического устройства  вл ютс  соответственно первым-четвертым управл ющими входами блока, выходы источника посто нного

10 кода соединены с первыми информационными входами арифметико-логического устройства, выходы которого подключены к входам установки реверсивного счетчика, выходы которого соединены

15 с вторыми информационными входами арифметико-логического устройства и входами цифроаналогового преобразовател , выход которого  вл етс  выходом блока.

#м

12

Л

6

$

-

.18 17

Я

.«

-Ј« )

Л W

Фиг.г