SU934554A1 - Запоминающее устройство с самоконтролем - Google Patents

Description

1

Изобретение относитс  к запоминающим устройствам и может быть использовано в вычислительной технике и автоматике, где требуетс  неразрушаюцее воспроизведение хранимой информации при ее сравнительно медленной смене.

Известно заминатацее устройство ЗУ), содержащее блок управлени  по адресу, матрицу, блок управлени  по разр ду и блок усилителей считывани . Устройство позвол ет осуществл ть электрическую перезапись информации , хранение ее при выключенном питании и считывание в пр мом .

Однако известное ЗУ .отличаетс  большими аппаратурными затратами.

Наиболее близким к предлагаемому  вл етс  запоминеюи ее устройство, содержащее блок управлени  по адресу , накопитель и блрк усилителей считывани , которое позвол ет осу1чествл ть неразрушающее считывание информации в пр мом коде и длительное

ее хранение с редкой сменой информации 2.

Недостатками указанного устройства  вл ютс  отсутствие контрол  считываемой информации и возможности считывани  хранимой в накопителе информации в инверсном коде, что снижает его надежность.

Цель изобретени  - повышение надежности устройства.

10

Поставленна  цель достигаетс  тем, что в запоминаю(;{ее устройство с самоконтролем, содержащее накопитель на сегнетоэлектрических элементах пам ти, адресные шины которого соеди1 нены с выходами блока управлени , экранирух дие шины - с шиной нулевого потенциала, а разр дные шины подключены ко входам усилителей считывани , выходы которых соединены со входами

п регистра числа, введены триггеры по числу разр дов накопител , элемент ИЛИ и коммутаторы, причем входы первого коммутатора и элемента ИЛИ объединены и  вл ютс  стробирущими входами устройства, выход первого коммутора соединен с управл ющим входом регистра числа, выход элемента ИЛИ подключен к управл ющим входам триггеров, счетные входы которых содинены с выходами усилителей считывани  , выходы - с инфopмaциof ными входами второго коммутатора, выходы которого  вл ютс  одними из выходов устройства, установочные входы триггеров и второго коммутатора соединены и  вл ютс  одним из управл ющих входов устройства.

На фиг.1 представлена структурна схема запоминающего устройства с самоконтролем , на фиг.2 - временные диаграммы работы устройства.

Запоминающее устройство с самоконтролем содержит блок 1 управлени , накопитель 2 на сегнетоэлектрических элементах пам ти, усилители 3 считывани , регистр к числа, триггеры 5, первый коммутатор 6, элемент ИЛИ 7.

Накопитель 2 содержит сегнетоэлектрические элементы 8 пам ти на основе широкополосных пьезотрансформаторов , например интегральные пьезокерамические микросхемы 307РВ1. Входные электроды 9 элементов 8 пам ти объединены в адресные шины и соединены с выходами блока 1 управлени .

Экранирующие электроды 10 всех элементов 8 пам ти соединены между собой, объединены в экранирующие шины и подключены к шине 11 нулевого потенциала. Выходные электроды 12 элементов 8 пам ти объединены в разр дные шины .13 и подключены к усилител м 3 считывани . Устройство содержит также второй коммутатор 1, входы 15-18.

Запоминающее устройство с самоконтролем имеет три работы: записи, хранени  и считывани  информации .

Запись информации в устройство заключаетс  в установке соответствующих направлений остаточной пол ризации участков с гнетоэлектрической пьезокерамической пластины ( элементов 8 пам ти), расположенных между выбранными входными электродами 9 и экранирующими электродами 10, путем воздействи  на-них электрического пол . В процессе записи информации накопитель 2 вынимают ИЗ запоминающего устройства и подключают к автономному блоку записи ( не показам). Блок записи вырабатывает напр жение пол ризации, которое подаетс  на входные 9 и экранирующие 10 электроды накопител  в соответствии с записываемой информацией . Под действием электрического

0 пол , созданного между входными 9 и экранирующими 10 электродами, происходит пол ризаци  пластины в направлении , соответствующем направлению электрического пол . После записи накопитель 2 возвращают в запоминающее устройство.

В режиме хранени  информации накопитель не потребл ет электрической энергии, и сохранность записанной в нем информации практически не зависит от времени и наличи  питани  .

В режиме считывани  запоминающее устройство допускает выборку хранимой информации с произвольным доступом к адресным шинам накопител  2. Считанна  из накопител  2 информаци  может быть представлена в регистре в пр мом или инверсном коде.

0 На блок 1 управлени  подаетс  код адреса, из которого необходимо считать требуемое слово. Блок 1 вырабатывает импульс напр  ; ени  считывани  (фиг.2а), который поступает

,j на требуемый вход накопител  2 и прикладываетс  к входным 9 и экранирующим 10 электродам элементов 8 (выбранного слова), Пьезокерамическа  пластина, наход ща с 

0 между этими электродами, деформируетс  вследствие  влени  обратного пьезоэлектрического эффекта.

Из-за наличи  механической св зи деформируетс  и пьезоэлектричес ., ка  пластина, наход ща с  между экранируюи4им ТО и выходным 12 электродами . Вследствие  влени  пр мого пьезокерэмического эффекта на выходном электроде 12 каждого элемента 8 пам ти относительно экранирующего электрода 10 по вл етс  информационный импульсный сигнг-л в виде свободных электрических зар дов.

В силу линейности пьезоэлектрического эффекта направление деформации возбу :(даемой пластины, а следовательно , и знак свободных электрических зар дов на выходном элект-,

троде 12 каждого элемента 8 пам ти (выбранного слова) однозначно зависит от направлени  остаточной пол ризации пьезокерамической пластины наход щейс  между входным 9 и экранирующим 10 электродами, которое в свою очередь определено двоичной информацией, записанной в накопитель 2. Форма выходного сигнала, соответствующа  логической 1 и логическому О, имеет вид, представленный на фиг.26 ( 1и If соответственно), причем амплитуды первой и второй полуволн приблизительно одинаковы.

Информационные сигналы с выходов элементов 8 пам ти (выбранного слова поступают на усилители 3 считывани  С выходов усилителей 3 информаци  (фиг.2в, , I ) поступает на входы регистра и триггеров 5. Если считываемую из накопител  2 информацию необходимо представить в пр мом коде то на управл ющий вход регистра числа k через коммутатор 6 подаетс  стробирующий импульс (фиг,2г) с входа 16 устройства. В том случае, если информацию необходимо представить в инверсном коде, с входа 18 устройства на управл ющий вход коммутатора 6 подаетс  сигнал, по которому коммутатор 6 пропускает на управл ющий вход регистра k стробирующий импульс с входа 17 (фиг.2д), и в регистр k записываетс  слово в инверсном коде.

Информаци  с выходов усилителей

3считывани  поступает на регистр

4и одновременно дл  контрол  подаетс  на входы триггеров 5. На управл ющие входы триггеров 5 через элемент ИЛИ 7 поступают стробируюцие импульсы {фиг.2г,д) с входов 16 и 17 запоминающего устройства. Триггеры 5 наход тс  в исходном

на инвертирующих высосто нии , т.е.

III М

ходах присутствует логическа  I . На выходах коммутатора 1 отсутствуе информаци  о состо нии триггеров 5, так как на входе 15 устройства присутствует низкий уровень напр жени . На входах триггеров 5 может присутствовать как полезна  информаци  (фиг.2в, I ,1|), так и отказы типа логическа  1 (фиг.2в,1/|) или логи (фиг.2в, IV ).

ческий П

При поступлении на один из входов триггера 5 полезной информации, соответствующей 1, на другой вход

поступает стробирующий импульс (фиг.2г,1) с входа 16, и триггер 5 перебрасываетс , т.е. на инверсном выходе по вл етс  логический О. Второй стробирующий импульс (фиг.2д1) поступающий на триггер i с входа 17, не мен ет состо ни  триггера f, так как на счетном входе в этот момент присутствует О. Потом на установочные входы триггеров 5 и коммутатора 14 подаетс  импульс (фиг.2е,1), который пропускает информацию с выходов триггеров 5 на их выходы. На выходах триггеров 5 сигнал отказа отсутствует (отказ соответствует логической 1). По заднему фронту импульса установки в О (фиг.2е,1), поступившего с входа 15, триггеры 5 возвращаютс  в исходное состо ние, т.е. на инверсных выходах по вл етс  1.

При поступлении на вход триггера 5 полезной информации, соответствующей О, первый стробирующий импульс с входа 16 не перебрасывает триггер 5, так как в этот момент времени отсутствует сигнал 1 на счетном входе триггера 5. Второй стробирующий импульс с входа 17 совпадает по времени с сигналом нул  и перебрасывает триггер 5, т.е. на инверсном выходе триггера 5 по вл етс  О. Импульс сброса с входа 15 осуществл ет операции аналогично описанным выше при поступлении на вход триггеров 5 информации, соответствующей 1.

При отказе одного из разр дов устройства типа логическа  1 (фиг.26,в,III) триггер 5 перебрасываетс  дважды: в момент действи  первого стробирующего импульса и второго, т.е. на выходе триггера 5 устанавливаетс  1 (фиг.2ж,И1), Импульс, (фиг.2е,1И) с входа 15 разрешает прохождение информации с выходов триггеров 5 через коммутатор И на выходы устройства. На выходе, соответствующем отказавшему разр ду, по  вл етс  сигнал отказа 1 (фиг.2з,110. При отказе одного из разр дов устройства типа логический О соответствующий триггер 5 не измен ет своего исходного состо ни  (фиг,2ж,1У)

Claims (2)

1. при воздействии стробирующих импульсов с входов 16 и 17t так как на одном из информационных вхддов триггера 5 присутствует нулевой сигнал 7 {фиг.2в,lV). При воздействии импул са с входа 15 на соответствующем вы ходе коммутатора 14 по вл етс  сигнал ошибки (фиг.2 ,IV). Предлагаемое техническое решение позвол ет обнаруживать различны ошибки ( типа 1, О, обрыв провод в любом количестве разр дов одновременно при считывании информации из накопител . Формула изобретени  Запоминающее устройство с самокoнfpoлeм , содержащее накопитель на сегнетоэлектрических элементах пам ти , адресные шины которого соединены с выходами блока управлени , экранирующие шины - с шиной нулевого потенциала, а разр дные шины подключены к входам усилителей считывани , выходы которых соединены с входами регистра числа о т л и ч а Uf е е с   тем, что, с целью повышени  надежности устройства, оно со держит триггеры по числу разр дов накопител , элемент ИЛИ и коммутаторы , причем входы первого коммутатора и элемента ИЛИ объединены и  вл ютс  стробирующими входами устройства, выход первого коммутатора соединен с управл ющим входом регистра числа, выход элемента ИЛИ подключен к управл ющим входам триггеров, счетные входы которых соединены с выходами усилителей считывани , выходы - с информационными входами второго коммуматора , выходы которого  вл ютс  од-ними из выходов устройства, установочные входы триггеров и второго коммутатора соединены и  вл ютс  одним из управл ющих входов устройства. Источники информации, .прин тые во внимание при экспертизе : 1. Авторское свидетельство СССР W 48Т067, кл. G 11 С 11/00, 1973.
2. 2. Авторское свидетельство СССР ,№6081 7. кл. G 11 С 11/22, 1976 .(прототип).

   //

   Фиг.

   f 1

   t

   :

   cd

   «4.

   i k

   n

   CZJ

   «ч

   «i