SU875468A1 - Устройство дл контрол запоминающих матриц - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЗАПОМИНАЮЩИХ 1 Изобретение относитс  к запоминаю щим устройствам. Известно устройство дл  контрол  ферритовых запоминсш цих матриц, содержащее блок управлени , регистр адреса, дешифратор адреса, блок генераторов импульсов тока, блок контрол , блок считывани , блоки коммута торов, схему блокировки, счетчиК|Дешифрйторн tl . Недостаток зтого устройства состо ит в том, что в нем невозможно опера тивнЬ осуществл ть проверку амплитуды импульсов генераторов импульсов тока и настройку порогов дискриминации блока считывани , что снижает точность и достоверность контрол  запоминакщих матриц. Наиболее близким техническим реше нием к изобретению  вл етс  устройст во дл ,контрол  запоминающих матриц, которое содержит блок управлени , ре гистры адреса, дешифраторы, усилители считывани , блок;сравнени , многокаскадные генераторы токов, коммутаторы , блок выполнени  диагностических тестов, шаблон дл  контролируемой ферритовой матрицы, блок задани  и анализа режимов, блок регист рации результатов к.онтрол , регистри МАТРИЦ рунвдий прибор. Это устройство позвол ет контролировать ферритовые запоминающие матрицы с определением полной или частичной области хранени  информации ОХИ) с ручной или автоматической регистрацией результатов контрол . Предельные значени  амплитуд импульсов токов при определении ОХИ устанавливаютс  оператором вручную с панели управлени . ОХИ определ етс  путем перебора комбинаций адресного и разр дного токов, значени  которых скачкообразно автоматически измен ютс  в диапазоне предельных значений 2. Однако в этом устройстве невозможно проверить взаимное расположение координатных обмоток и обмотки записи-считывани , нарушение во взаимном расположении которых ведет к ложной работе контролируемой матрицы . Кроме того, в данном устройстве невозможно проверить нарушение в подключении соседних координатных обмоток , что также ведет к ложной работе контролируемой матрицы. Устройство не обеспечивает при ручном контроле достаточную точность установки амплитуды импульсов токов

и точность установки напр жени  порога дискриминации, а также оперативный контроль амплитуды импульсов токов в выходных цеп х устройства и напр жени  порогов дискриминации блока усилител  считывани , что снижает достоверность проверки контролируемой матрицы и не обеспечивает высокую производительность устройства.

Цель изобретени  - повышение быстродействи  устройства, точности и достоверности .контрол .

Поставленна  цель достигаетс  тем что в устройство дл  контрол  запоминающих матриц, содержащее регистры адреса, дешифраторы адреса, коммутаторы , усилитель считывани , схему сравнени  , генераторы тока и блок управлени , причем одни из выходов регистров адреса подключены ко входам дешифраторов адреса, одни из входов коммутаторов подключены к выходам дешифраторов адреса и одним из выходов генераторов тока, выходы коммутаторов подключены к первому входу усилител  считывани , первый выход которого соединен с первым входом схемы сравнени , управл ющие входы регистров адреса, дешифраторов адреса, схемы сравнени , усилител  считывани , коммутаторов, генераторов тока подключены к выходам блока управлени , первый выход схемы сравнени  и другие выходы регистров адреса соединены с одним из входов блока управлени , введен блок логического анализа и блок обнаружени  ошибок в прошивке запоминающей матрицы , входы которого подключены соответственно к первому выходу усилител  считывани  и второму выходу схемы сравнени , выходы - роответственно к второму входу схемы сравнени  и одному из входов блока логического анализа, другие входы которого соединены со вторым выходом усилител  считывани  и другими выходами генераторов тока, а выходы - со вторым входом усилител  считывани , входами генераторов тока и другим входом блока управлени , одни из выходов которого соединены с управл ющими входами блока обнаружени  ошибок в прошивке запоминающей матрицы и блока логического анализа.

При этом блок обнаружени  ошибок в проиивке запоминающей матрицы целесообразно выполнить в виде блока, содержсцдего амплитудно-временные селекторы, формирователи сигналов ошибок и элемент ИЛИ, входы которого подключены к выходам формирователей сигналов ошибок, одни из входов которых подключены к одним из выходов амплитудно-временных селекторов, другие входы которых и выход элемента ИЛИ  вл ютс  выходами блока обнаружени  ошибок в прошивке запоминающей матрицы, входами которого  вл ютс  входы амплитудно-временных селекторов и другие входы фор миров ате лей сигналов ошибок.

Кроме того, блок логического анализа выполнен в виде блока, содержащего формирователи эталонных сигналов , схелы сравнени , формирователь калиброванных сигналов, измерительный узел, узел индикации и блок местного управлени , одни из выходов и входов которого подключены соответственно к управл ющим входам схем сравнени , измерительного узла и формировател  калиброванных сигналов и к одним из выходов схем сравнени , другие выходы которых и выход измерительного узла соединены со входами узла индикации, выходы формирователей эталонных сигналов подключены к одним из входов схем сравнени  другие входы которых соединены соответственно с выходом измерительног узла и первым выходом формировател  калиброванных сигналов, первый вход которого соединен с выходом одного из формирователей эталонных сигналов , второй выход формировател  калиброванмых сигнсшов и другие выходы блока местного управлени   вл ютс  выходами блока логического анализа , входами которого  вл ютс  вход измерительного узла второй и третий входы формировател  калиброванных сигналов и другой вход блока местного управлени .

На фиг.1 изображена структурна  схема устройства дл  контрол  запоМингиощих матриц; на фиг. 2 - структурна  схема блока управлени ; на фиг.З - то же, блок; обнаружени  ошибок в прошивке запоминающей матрицы; на фиг.4 - то же, блок /югического анализа.

Устройство содержит (фиг.1) блок 1 управлени , регистры 2 адреса, дешифраторы 3 адреса, коммутаторы 4, приспособление 5 дл  подключени  провер емой матрицы, усилитель 6 считывани  , схему 7 сравнени , генераторы 8 тока, блок 9 обнаружени  ошибок в прошивке запоминающей матрицы и блок 10 логического анализа.

Первый выход схемы 7 сравнени  подключен к одному из входов блока 1, а первый вход - к первому выходу усилител  6. Одни из выходов генераторов 8 соединены со входами коммутаторов 4. Входы блока 9 подключены соответственно к первому выходу усилител  б и второму выходу схемы 7 сравнени , а выходы соответственно ко второму входу схемы 7 сравнени  и одному из входов блока 10, другие входы которого соединены со вторым выходом усилител  б и другими выходами генераторов 8. Первый вход усилител  6 подключен к выходам коммутуторов 4. Выходы блока 10 соединены со вторым входом усилител  6, входамй генераторов 8 и другим входом блока 1, одни из выходов которого соединены с управл ницими входами блока 10.

Блок управлени  1 (фтлг.2) содержит формирователь 11 синхросигналов коммутатор 12, схему 13 выбора теста , формирователь 14 сигналов записи , формирователь 15 тактов обращени , формирователь 16 счетных импульсов , панель 17 оператора, формирователь 18 временной диаграммы.

Формирователь 11 синхросигналов предназначен дл  выработки серий импульсов с частотой 26,6 МГц и 100кГц он разрешает работу и останов устройства по сигналу Ошибка.

Коммутатор 12 распредел ет импульсы с частотой 100 кГц на запуск либо формировател  18 временной диаграк1мы либо на блок 10, либо на схему 13 выбора теста в зависимости от состо ний регистров 2 адреса, схемы 7 сравнени  и формировател  11 синхроимпульсов .

Схема 13 выбора теста обеспечивает выбор необходимого теста вручную или автоматическое последовательное включение очередного теста после окончани  предыдущего и выдает сигнал на схему провер емой запоминающей матрицы после окончани  выполнени  всех тестов по данному разр ду.

Формирователь 14 сигналов записи обеспечивает автоматическое формирование кода числа (1 tvivi О) в соответствии с включенным тестом проверки и кодом евдреса  чейки пам ти .

Формирователь 15 тактов обращени  обеспечивает восьмикратное обращение ко всем  чейкам пам ти, выдает сигнал разрешени  контрол  считанной информации на схему 7 сравнени , а также сигналы, разрешающие смену теста или точки проверки.

Формирователь 16 счетных импульсов предназначен дл  выработки счетных импульсов на регистры 2 адреса, а также формировани  программа прохождени  теста (100-кратна  запись по Ксисдому адресу с 90-кратным контролем считанной информации). Панель 17 оператора служит дл  оперативного управлени  работой устройства и контрол  состо ний основных узлов и схем устройства по индикации,: формирователь 18 временной диаграммы обеспечивает формирование временного соотношени  между сигналами запуска генераторов 8 тока и другими сигнсшами, определ ющими такты чтени  и записи.

Блок 9 (фиг.З) предназначен дл  автоматического определени  нарушений взаимного расположени  координатных обмоток и обмотки записисчитывани , проход щие через ферритовые сердечники запоминающей матрИ цы, а также проверки нарушений подключени  соседних координатных обмоток на ее входных контактах. Елок 9 содержит амплитудно-временные селекторы 19 и 20J формирователи, 21 и 22 сигналов ошибок и элемент ИЛИ 23, входы которого подключены к выходам формирователей 21 и 22, одни из входов которых подключены к одним из выходов селекторов 19 и 20, дру0 гие входы которых и выход элемента ИЛИ 23  вл ютс  выходами блока 9, входами которого  вл ютс  входы селекторов 19 и 20 и другие входы формирователей 21 и 22,

5 Формирователи 21 и 22 формируют соответственно сигналы о нарушении взаимного расположени  координатных обмоток и нарушении подключени  соселщих координатных обмоток контролируемой запоминающей матрицы.

Элемент ИЛИ 23 передает сигналы Ошибка прошивки с формирователей 21 или 22 на схему 7 сравнени  (дл  формировани  сигнала остановка устройства и на индикацию характера ошибки ) . Блок 10 (фиг.4) предназначен дл  установки необходимых значений амплитуд импульсов токов генераторов 8 и .J порогов срабатывгши  селекторов 19 и 20 в ручном режиме работы устройства и дл  автоматического контрол  этих же параметров при автоматическом режиме работы устройства с вьща чей сигнала разрешени  проверки матрицы .

: Блок 10 содержит блок 24 местного ;управлени , измерительный узел 25, первую схему 26 сравнени , формирователь 27 эталонных сигналов, формирователь 28 калиброванных сигналов, вторую схему 29 сравнени , формирователь 30 эталонных сигналов, узел 31 индикации.

Одни из выходов и входов блока 24 5 подключены соответственно к управл ющим входам схем 26 и 29 сравнени , узла 25 и формировател  28 и к одним из выходов схем 26 и 29 сравнени , другие выходы которых и выход Q узла 25 соединены со входами узла 31. Выходы формирователей 27 и 30 подключены к одним из входов схем 26 и 29 сравнени , другие входы кото|РЫХ соединены соответственно с выходс 4 узла 25 и первым выходом формировател  28, первый вход которого соединен с выходом формировател  30. Второй выход формировател  28 и другие выхода блока 24  вл ютс  выходами блока 10, выходами которого 0  вл ютс  вход узла 25, второй и третий входы формировател  28 и другой вход блока 24.

Блок 24 предназначен дл  формировани  сигналов, управл ющих подклю5 .чением генераторов 8 тока с узла

25, формировател  28 к усилителю считывани  б при ручном или автоматическом режиме работы устройства, и управлени  работой блока 10,

Узел 25 осуществл ет измерение амплитуды импульсов токов о геиераторов 8 тока и вьщачу результатов измерени  на дес тичную индикацию и на сравнение.

, Фоомиоователь 28 формирует импуль ы калибрационного напр жени ,амплитуда которых пропорционгшьна коду, поступающему с формировател  30, задающего код порога при ручном режи;ме работы, и монотонно увеличивающиес  импульсы калибрационного напр жени  с дискретностью 0,1 мВ от О до 19,9 MB в автоматическом режиме работы устройства.

Схемы 26 и 29 сравнени  выполн ют сравнение ходов эталонного значени , поступающих с формировател  27 (кодов токов) и с формировател  30 кодов порогов) с измеренными кодами токов, поступающими с узла 25 и с измеренными кодами порога дискриминации , поступающими с формировател  28, анализируют результаты сравнени  и в автоматическом режиме работы устройства вьадают сигнал о несоответствии провер емого параметра заданному и характер несоответстви  (больше или меньше эталонного). При величине отклон.ени  больше 2-х единиц младшего разр да выдают также сигнал на останов устройства.

Узел индикации 31 осуществл ет дес тичную индикацию амплитуды импульсов токов, индицирует результаты выполнени  сравнени  и провер емой параметр.

Устройство работает следующим образом.

Перед проверкой запоминак цей матрицы ее необходимо подключить к разъeMciM устройства посредством приспособлени  5, затем вручную в блоке 10 в формировател х 27 и 30 устанавливаютс  значени  кодов токов и кодов порогов дискриминации согласно соответствукадему документу на,провер емую матрицу, на панели оператора 17 блока 1 управлени  устанавливаютс  соответствующий режим .работы устройства, программа контрол  и производитс  пуск устройства. ПО сигналу пуска устройства формирователь 11 синхросигналов разрешают подачу на один из входов коммутатора 12 импульсов частотой 100 кГц. На другой вход коммутатора поступает сигнал с регистров 2 адреса,который опредл ет направление передачи импульсов 100 кГц. По первому пуску эти импульсы поступают на блок 10, который формирует сигналы на поочередное подключение генераторов 8 к узлу 25 и разрешает работу схемы 26 сравнени . С формировател  18 на генераторы 8 поступают сигналы на включение определенного генератора тока. В узле 25 происходит измерение амплитуды импульсов соответствующего генератора тока. Результат измерени  в двоично-дес тичном коде поступает на узел 31 индикации, где преобразуетс  в дес тичный код и индицируетс  дес тичное значение амплитуды импульсов тока провер емого генератора , и на схему сравнени  26, где сравниваетс  с двоично-дес тичным кодом, поступающим с формировател  27. Результаты сравнени  анализируютс  и/ в случае несоответстви  амплитуды импульсов тока провер емого генератора тока, он вьвдает сигнал блоку 1 управлени  на останов устройства.

В узле 31 индикации индицируетс  значение амплитуды импульсов тока и номер генератора тока, наличие ошибки и указание в большую или меньшую сторону необходимо изменить амплитуду импульсов тока провер емого генератора тока.

В случае соответстви  измеренной амплитуды импульсов тока заданному сз4ема 26 сравнени  выдает сигнал блоку 24 на переход к проверке амплитуды импульсов тока следуквдего генератора тока, контролирует его, эьщает сигнал на переход к следующему и т.д.

После выполнени  проверки амплитуды импульсов тока последнего генератора тока схема 26 сравнени  выдает блоку 24 сигнал на переход к проверке порогов дискриминации селекторов 19 и 20. Елок 24 выдает сигналы формирователю 28, схеме сравнени  29, разрешает работу этих узлов, после чего начинаетс  поочередна  проверка настройки порога дискриминации всех селекторов. Формирователь 28 выдает на усилитель 6 считывани  монотонно увеличивающеес  импульсное калибрационное напр жение с дискретностью 0,1 мВ, где оно усиливаетс  и поступает на выбранный селектор 19 и 20, вызыва  его срабатывание при определенной амплитуде калибрационных импульсов напр жени . Сигнал срабатывани  поступает в формирователь 28 и запрещает изменение амплитуды импульсов калибрационного напр жени , при этом двоично-дес тичный код, соответствующий калибрационному напр жению в момент срабатывани  выбранного селектора из формировател  28, поступает в схему 29 сравнени  и сравниваетс  с двоично-дес тичным кодом, поступившим из формировател  30.

Claims (3)

1. Результат сравнени  анализируетс  в схеме 29 сравнени  и, в случае несоответстви  настройки уровн  порога дискриминации провер емого селектора, выдает сигнал на останов устройства. При этом в узел 31 индикации индицируетс  наличие ошибки номер селектора и указание в большую или меньшую сторону необходимо изменить настройку порога дискрими нации селектора, в случае соответстви  настройки схема 29 сравнени  выдает сигнал блоку 24 на переход к проверке .следующего селектора и т.д После выполнени  проверки настрой ки порога дискриминации последнего селектора из блока 24 выдаетс  на блок 1 управлени  (на коммутатор 12) сигнал об окончании выполнени  теста проверки, что свидетельствует о точной настройке генераторов тока и селекторов. Коммутатор 12 по этому сигналу разрешает подачу импульсов 100 кГц на схему 13 выбора теста и через нее на формирователь 16 счетных импульсов . В схеме 13 выбора теста происхо дит включение первого выбранного тес та согласно установленной программы проверки и подаетс  разрешающий сигнал на формирование информации на запись в форьшрователе 14 информации на запись, т.е. вырабатываютс  сигнсшы запуска регистров 2 адреса,дешифраторов 3 адреса, коммутаторов 4, схемы 7 сравнени , генераторов 8 тока , после чего производитс  восьмикратна  запись информации в провер е мую матрицу. При восьмом обращении.к провер емой матрице формирователь 15 тактов обращени  ввдхает сигнал, разрешающий контроль считанной информации в схеме 7 сравнени , который сравнивает информацию, записывае мую в каждую  чейку пам ти запоминги щей матрицы со считанной из этих же  чеек пам ти и усиленной в усилителе б считывани  и, в случае несоотв.етст ВИЯ, выдает сигнал в блок 1 управле ни  на останов устройства. На узле 31 индикации фиксируетс  адрес дефектной  чейки пам ти и характер де фекта. Дл  продолжени  процесса про верки необходимо произвести снова пуск устройства. По окончании Л-го такта обргццени с регистров 2 адреса поступает сигнал , разрешающий смену теста (на ком мутатор 12) . Происходит включение следующего теста и матрица провер етс  по следующему тесту. По окончании проверки матрицы по всем тестам происходит смена провер емого разр да , после чего производитс  провер ка следующего разр да согласно щ ограмме 51роверки и т.д. После окончани  проверки последне го разр да матрицы по всей программе проверки производитс  останов устройства и индицируетс  сигнал i окончани  проверки. Дл  вьтолнени  тестов обнаружени  дефектов прошивки считанна  из  чеек пам ти информации усиливаетс  усилителем 6 считывани  и поступает в блок 9 на селекторы 19 и 20, где стробируетс  сигналами, поступающими со схемы 7 сравнени . Селекторы 19 и 20 осуществл ют амплитудно-временную селекцию поступивших с усилител  6 считывани  сигналов и выдают информацию, на формирователи 21 и 22. В случае обнаружени  с злемента ИЛИ 23 сигнал ошибки поступает на останов устройства и на индикацию характера нарушени  (нарушение взаимнога расположени  координатных обмоток и обмотки записи-считывани  или нарушени  в подключении соседних координатных обмоток . Тенденци  увеличени  быстродействи  в выполнении операций ЭВМ неукоснительно требует уменьшени  габаритов запоминающих матриц, увеличени  плотности их монтажа, в св зи с этим при изготовлении запоминающих матриц по вились новые виды ошибок прошивки, так как нарушение взаимного расположени  координатных обмоток и обмотки записи-считывани  и нарушение в подключении соседних координатных обмоток. Описанное устройство позвол ет обнаруживать эти ошибки. В Процессе проверки запоминающих матриц наблкщаетс  также дрейф генераторов тока и порога срабатывани  селекторов, что снижает точность и достоверность контрол . Введение оперативного контрол  амплитуды им-ч пульсов токов и порога срабатывани  селекторов перед каждой проверкой матриц позвол ет повысить точность и достоверность контрол . Формула изобретени  1. Устройство дл  контрол  запоминающих матриц, содержащее регистры адреса, далифраторы адреса, коммутаторы , усилитель считывани , схему : сравнени , генераторы тока и блок управлени , причем одни из выходов регистров гщреса подключены ко входам деши а1оров адреса, одни из входов коммутаторов подключены к выходам дешифраторов адреса и одним из выходов генераторов тока, выходы коммутаторов подключены к первому входу усилител  считывани , первый выход которого соединен с первым входом cxetta сравнени , управл кхцие входы регистров гщреса, дешифраторов адреса, схемл сравнени , усилител  считывани , коммутаторов , генераторов тока подключены к выходам блока управлени , первый выход схемы сравнени  и другие выходы регистров адреса соединены с одними из входов блока управлени , отличающее с  тем, что, с целью повышени  быстродействи 

   устройства и точности и достоверности контрол  оно содержит блок логического анализа и блок обнаружени  ошибок в прошивке запоминающей матрицы, входы которого подключены соответственно к первому выходу усилител  считывани  и второму выходу схема сравнени , а выходы - соответственно ко второму входу схемы сравнени  и одному из входов блока логического анализа, другие входы которого соединены, со вторым выходом усилител  считывани  и другими выходами генераторов тока, а выходы со вторым входом усилител  считы- . вани , входами генераторов тока и другим входом блока управлени , одни из выходов которого соединены с управл ницими входа1 м блока обнаружени  ошибок в прошивке запоминающей матрицы и блока логического анализа
2. 2.Устройство по П.1, отличающеес  тем, что, блок обнаружени  ошибок в прошивке запоминающей матрицы содержит амплитудновременные селекторы, формирователи сигналов ошибок и элемент ИЛИ, входы которого подключены к выходам формирователей сигналов ошибок, одни из входов которых подключены-к одним из выходов амплитудно-временных селекторов , другие входы которых и выход элемента ИЛИ  вл ютс  выходами блока обнаружени  ошибок в прошивке запоминающей матрицы, входами которого  вл ютс  входы амплитудно-временных селекторов и другие входы формирователей сигналов ошибок.
3. 3.Устройство по П.1, о т л и чающеес  тем, что блок ло .гического анализа содержит формирователи эталонных сигналов, cxeNbi сравнени , формирователь калиброванных сигналов , измерительный узел, уз.ел индикации и блок местного управле-. ни , одни из выходов и входов которого подключены соответственно к управл ющим входам схем сравнени  измерительного узла и формировател  Ксшиброванных сигналов и к одним из выходов схем сравнени , другие выходы которых и выход измерительного узла соединены со входами узла индикации, выходы формирователей эталонных сигналов подключены к одним из входов схем сравнени , другие входы которых соединены соответственно с выходом измерительного узла и первым выходом формировател  калиброванных сигналов, первый вход которого соединен с выходом одного из формирователей эталонных сигналов, второй выход формировател  калиброванных сигналов и другие выходы блока местного управлени   вл ютс  выходами блока логического анализа, входами которого  вл ютс  вход измерительного узла, второй и третий входы формировател  калиброванных сигналов и другой вход блока местного управлени .

   0 Источники информации,

   прин тые во внимание при экспертизе

   1. Авторское свидетельство СССР 435566, кл. G 11 С 29/00, 1973. , 2.. Авторское свидетельство СССР по за вке 104710/18-24, кл. G 11 С 29/00, 1975 (прототип).

   Фие.Ь

   Отв

   2.5

   K€

   18 Отб

   К8

   Omf

   I

   26

   i

   27

   /С/

   f(6

   i

   w

   Фие.