SU841060A1 - Устройство дл контрол блоковпАМ Ти - Google Patents
Устройство дл контрол блоковпАМ Ти Download PDFInfo
- Publication number
- SU841060A1 SU841060A1 SU792820930A SU2820930A SU841060A1 SU 841060 A1 SU841060 A1 SU 841060A1 SU 792820930 A SU792820930 A SU 792820930A SU 2820930 A SU2820930 A SU 2820930A SU 841060 A1 SU841060 A1 SU 841060A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- unit
- block
- control
- Prior art date
Links
Landscapes
- Investigating Strength Of Materials By Application Of Mechanical Stress (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ НАМЯТИ
I
Изобретение относитс к вычислительной технике, в частности к технике запоминающих -устройств, и может быть использовано дл проверки и контрол блоков посто нной пам ти, а также дл контр.ол логических элементов и блоков.
Известно устройство дл контрол посто нной пам ти, содержащее адресный блок, блок ввода информации, блок синхронизации , блок управлени , схему сравнени 1.
Недостатком этого устройства вл етс то, что при его помощи можно контролировать блоки пам ти на последнем этапе изготовлени по функционированию из-за отсутстви блоков измерени электрических параметров и стимулирующих воздействий.
Наиболее близким по технической сущности к предлагаемому - вл етс устройство дл контрол логических узлов, содержащее адресный коммутатор, блок анализа неисправностей и логической обработки, блок оперативной пам ти, блок управлени , блок генерации стимулирующих воздействий, блок пам ти неисправностей, блок вы влени неисправностей 2.
Недостаток устройства - его низкое быстродействие, что в свою очередь повыщает трудоемкость контрол из-за сложности процесса программировани .
Цель изобретени - повыщение быстродействи устройства дл контрол блоков пам ти.
Поставленна цель достигаетс тем, что в устройство дл контрол блоков пам ти, содержащее первый формирователь импульсов , выход которого подключен к первому
входу коммутатора, первый выход коммутатора вл етс выходом устройства, блок сравнени , пульт управлени , выход которого подключен к первому входу блока управлени , и блок измерени параметров сигналов, дополнительно введены блок регистров, выход которого подключен к первому входу первого формировател импульсов и к первому входу блока измерений параметров сигналов, а его первый вход подключен к выходу пульта управлени , адресный блок, первый вход которого подключен
к выходу пульта управлени , второй вход - к первому выходу блока управлени , первый выход - ко второму входу коммутатора , второй выход - ко второму входу блока управлени , а третий выход - к первому входу схемы сравнени , блок синхронизации , первый вход которого подключен ко второму выходу первого формировател импульсов и к первому выходу блока измерени параметров сигналов, второй вход - ко второму выходу блока управлени , первый выход - ко второму входу блока регистров, второй выход - к третьему входу блока управлени , а третий выход - к первому входу блока измерени параметров сигналов и ко второму входу первого формировател импульсов, преобразователь кодов, первый вход которого подключен к четвертому выходу адресного блока, второй выход - к четвертому выходу блока синхронизации, третий вход - ко второму выходу блока измерени параметров сигналов, первый выход - к третьему входу блока синхронизации , а второй выход - к четвертому входу блока управлени , дешифратор, первый вход которого подключен к п тому выходу блока синхронизации, шифратор, первый вход которого подключен к первому выходу дешифратора , а его выход подключен к третьим входам первого формировател импульсов, блока измерени параметров сигналов, второй формирователь импульсов, выход которого подключен ко второму входу дешифратора , блок усилителей, первый вход которого подключен к выходу пульта управлени , а его выход подключен к третьему входу дешифратора, блок задани режимов, первый вход которого подключен к выходу блока сравнени , второй вход - к третьему . выходу блока управлени , п.ервый выход - к п тому входу блока управлени , а второй выход - ко входу второго формировател импульсов, к четвертому входу дешифратора и ко второму входу блока усилителей, а также третий формирователь импульсов, вход которого подключен к третьему выходу преобразовател кодов, а его выход вл етс выходом устройства, четвертый вход блока измерени параметров сигналов подключен ко второму выходу коммутатора.
На чертеже представлена функциональна схема устройства.
Устройство содержит коммутатор 1 дл контрол блоков пам ти, первый формирователь 2 импульсов блок 3 сравнени , блок 4 управлени , пульт 5 управлени , блок 6 измерени параметров сигналов, блок 7 регистров , преобразователь 8 кодов, адресный блок 9, шифратор 10, дешифратор 11, второй формирователь 12 импульсов, блок 13 задани режимов, блок 14 усилител , блок 15 синхронизации и третий формирователь 16 импульсов.
Устройство работает следуюш,им образом .
Перед началом работы с пульта 5 управлени в блок 7 регистров ввод тс данные в двоичном коде в соответствии с электрическими параметрами, которые должны обеспечить первый формирователь 2 в виде стимулирующих воздействий и блок 6 измерений параметров сигналов в процессе автоматического контрол провер емых изделий .
Объект контрол (ОК) подключаетс к коммутатору 1, управление которым осуществл ют адресный блок 9 контролируемых точек и блок 4 управлени . На подключенные точки коммутатора поступают стиo мулирующие воздействи с первого формировател 2 и ответна реакци ОК на воздействи , котора контролируетс блоком 6 измерени параметров сигналов.
Проверка ОК начинаетс от пускового импульса с пульта 5 управлени , поступающего в блок 4 управлени .
При этом формируетс перва команда, по которой подключаютс заданные точки и включаетс блок 15 синхронизации, вырабатывающий импульсы, определ ющие последовательность операций. Формат команды и количество операционных тактов определ етс текущим видом измерени , установленным блоком 13 задани режимов. Переход к следующему виду контрол управл етс блоком 3 сравнени , который контролирует
5 адрес перехода к следующему виду и конечный адрес проверки. Заданные адреса перехода и останова хран тс в регистрах блока 4 управлени . Управление первым формирователем 2 и блоком 6 измерени параметров сигналов осуществл етс щифратором 10, формирующим кодовую комбинацию дл настройки и включени . Выбор соответствующего кода команды в щифраторе 10 производитс дешифратором 11 в соответствии с видом измерени , установленном
5 в блоке 13 и операцией блока 15 синхронизации . При вводе данных первый формирователь 2 и блок 6 измерени параметров сигналов из блока 7 регистров автоматически выбираетс диапазон формируемых напр жений в блоке 2 и коэффициент усилени блока 6, что обеспечивает защиту объекта контрол от включени повышенных напр жений и достижение достаточной точности при измерении электрических параметров . Сигналы на выбор соответствую , щего адреса кода, диапазона и усилени в шифраторе 11 формируют второй формирователь 12 и блок 14 усилителей. Результат измерени , а также сигналы готовности блока 6 измерени параметров сигналов и первого формировател 2 поступают в блок 15
0 синхронизации.
При измерении по сигналу «Норма производитс прерывание генерации тактов в блоке 15 синхронизации и вырабатываетс сигнал, который поступает в блок 4 управлени дл включени следующей команды.
При отклонении -от нормы измеритель вырабатывает сигнал «Брак, включающий через блок 15 синхронизации преобразователь 8 кодов, который преобразует двоичный код адреса точек и величины измер емых параметров в двоичнодес тичный код, поступающий в третий формирователь 16, формирующий знак дл регистрации в протоколе и индикации.
Введение дополнительных блоков и св зей позвол ет повысить бь1стродействие предлагаемого устройства по сравнению с известными что, в свою очередь, повышает надежность и уменьшает трудоемкость процесса контрол , а также снижает себестоимость затрат на проверку и контроль провер емых изделий.
Claims (2)
1.Авторское свидетельство СССР № 563697, кл. G 11 С 29/00, 1977.
2.Авторское свидетельство СССР
Р № 469971, кл. G 06 F 11/00, 1975 (прототип ).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792820930A SU841060A1 (ru) | 1979-09-21 | 1979-09-21 | Устройство дл контрол блоковпАМ Ти |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792820930A SU841060A1 (ru) | 1979-09-21 | 1979-09-21 | Устройство дл контрол блоковпАМ Ти |
Publications (1)
Publication Number | Publication Date |
---|---|
SU841060A1 true SU841060A1 (ru) | 1981-06-23 |
Family
ID=20851130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792820930A SU841060A1 (ru) | 1979-09-21 | 1979-09-21 | Устройство дл контрол блоковпАМ Ти |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU841060A1 (ru) |
-
1979
- 1979-09-21 SU SU792820930A patent/SU841060A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU841060A1 (ru) | Устройство дл контрол блоковпАМ Ти | |
SU888211A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
SU472312A1 (ru) | Устройство дл контрол правильности радио и электрического монтажа | |
SU980028A1 (ru) | Устройство дл ускоренных испытаний на надежность узлов и элементов радиоэлектронной аппаратуры | |
KR19980027922A (ko) | 다수개의 테스트 모드 설정 방법 및 그에 따른 장치 | |
SU497640A1 (ru) | Устройство дл контрол оперативных накопителей | |
KR970006220Y1 (ko) | 번-인 프로그램 카드 | |
SU918904A1 (ru) | Устройство дл контрол больших интегральных схем (БИС) | |
SU960825A1 (ru) | Устройство дл контрол и диагностики логических узлов | |
SU679945A1 (ru) | Устройство дл контрол электронных объектов | |
SU873247A2 (ru) | Система дл контрол электрических параметров цифровых узлов | |
RU2141686C1 (ru) | Комплекс экспресс-диагностики многоканальных цифровых блоков | |
JP2598710B2 (ja) | Icの入力スレショルド測定装置 | |
SU907556A1 (ru) | Устройство дл контрол электрических параметров цифровых узлов | |
SU1179375A1 (ru) | Устройство дл контрол больших интегральных схем пам ти | |
SU1385105A1 (ru) | Устройство сигнатурного контрол проводных соединений | |
SU777873A1 (ru) | Устройство проверки матриц коммутации | |
SU508788A1 (ru) | Устройство дл автоматического кон-трол больших интегральных схем намоп структурах | |
JP3558250B2 (ja) | メモリ試験装置 | |
SU813431A2 (ru) | Устройство дл контрол логическихузлОВ | |
SU1166120A1 (ru) | Устройство дл контрол цифровых узлов | |
SU658509A1 (ru) | Устройство дл контрол логических блоков | |
SU932464A1 (ru) | Устройство дл контрол временных параметров реле | |
JPS6140574A (ja) | 試験条件設定装置 | |
JP3340459B2 (ja) | 信号判定装置及び信号判定方法 |