SU728161A2 - Асинхронный регистр сдвига - Google Patents

Асинхронный регистр сдвига Download PDF

Info

Publication number
SU728161A2
SU728161A2 SU782686630A SU2686630A SU728161A2 SU 728161 A2 SU728161 A2 SU 728161A2 SU 782686630 A SU782686630 A SU 782686630A SU 2686630 A SU2686630 A SU 2686630A SU 728161 A2 SU728161 A2 SU 728161A2
Authority
SU
USSR - Soviet Union
Prior art keywords
bit
register
information
output
elements
Prior art date
Application number
SU782686630A
Other languages
English (en)
Inventor
Виктор Ильич Варшавский
Вячеслав Борисович Мараховский
Валерий Анатольевич Песчанский
Леонид Яковлевич Розенблюм
Николай Алексеевич Стародубцев
Борис Соломонович Цирлин
Original Assignee
Институт Социально-Экономических Проблем Ан Ссср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Социально-Экономических Проблем Ан Ссср filed Critical Институт Социально-Экономических Проблем Ан Ссср
Priority to SU782686630A priority Critical patent/SU728161A2/ru
Application granted granted Critical
Publication of SU728161A2 publication Critical patent/SU728161A2/ru

Links

Landscapes

  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)

Description

Изобретение относитс  к области вычислительной техники и может быть использовано при построении цифровых вычислительных машин. По авт.св. № 374663 известен асин хронный регистр сдвига, каждый разр  которого содержит троичный триггер из трех элементов И-НЕ, причем два в хода троичного триггера каждого разр да соединены с двум  информационны и входами троичного триггера последующего paзp i a, а третий выход соединен с уцравл ющим третьим входом триггера предыдущего разр да Последнее соёдинение осуществл етс  через содержащийс  в каждом разр де вспомогательный элемент И-НЕ, первый вход которого соединен с третьим выходом троичного триггера своего разр да, второй вход - с выходом вспомогательного элемента последующего разр да, а выход - с управл ющим входом триггера .пре.цыдущегоразр да. Известный асинхронный регистр сдвига работоспособен только при определенном соотношении задержек его элементов, что, очевидно,, снижает его надежность. Действительно, если задержка одного из элементов троичного триггера больше, чем сумма задержек вспомогательного элемента и одного из элементов триггера предыдущего разр да, то при переписи информации из предыдущего разр да в данный стирание информации в предыдущем разр де происходит раньше, чем завершитс  запись в данном, что может привести к искажению записываемой информации. Целью изобретени   вл етс  повышение надежности асинхронного регистра сдвига. Это достигаетс  тем, что в нем выход вспомогательного элемента И-НЕ каждого разр да регистра .соединен суправл ющим входом троичного триггера данного разр да и с входами вспомогательных элементов И-НЕ предыдущего и последующего разр дов регистра, а два входа вспомогательного элемента И-НЕ каждого разр да регистра подключены к соответствующим парам информационных- входов троичного триггера данного разр да регистра и к соответствующим информационным выходам триггера последующего разр да регистра. Схема предложенного регистра сдв г приведена на чертеже. Каж.дый разр д регистра содержит троичный триггер 1 и вспомогательны элемент H-FfE 2 Троичный триггер со держитэлементы И-НЕ 3,4 и 5,Выходы элементов 3 и 4 - информационные вйходьа триггера, а выход элемён га 5 - упра вл ющий выход. Выход элемен 2 каждого разр да соединён с входом элемента 5 своего разр да и с входа элементов 2 предыдущего и последующего разр дов. Выход элемента 3 (4) каждого разр да соединен с входами элементов 4,5 (3,5) своего разр да, элемента 3 (4) последующего разр да и элементов 2,3,4 предыдущего разр да. Выход элемента 5 каждого ра зр д соединен с входами ,элемен тов 3, 4 своего разр да и флемента 2 последующего разр да. Асинхронный регистр сдвига работ ет следующим образом. Состо ни  троичного триггера 1 (значени  на выходах элементов 3,4, 5) соответствуют Oil - в триггер за сана , 101-в триггер записа0 , 110 - информаци  в триггере стерта. Запись информации ,в данный разр  прЬ-исХодйт-,еСЛй в прёдыД9ЙГеЙ раэр де записана последующем разр де информаци  стер та и значение на выходах вспомогательных элементов 2 предыдущего и последующего разр дов равно единице Запись начинаетс  установкой на выходе вспомогательного элемента данного разр да значени  О,, затем на выходе элемента 5 устанавливаетс  . Процесс завершаетс  установкой О на выходе одного и элементов 3 или 4, в рёэь льтатёчег троичный триггер 1 оказываетс  в состо нии 011 или 101.

Claims (1)

  1. 728161 После этого происходит стирание информации в предыдущем разр де. При этом сначала устанавливаетс  на выходах элементов 3 и 4, а затем - О на выходе элемента 5, в результате чего троичный триггер предыдущего разр да оказываетс  в состо нии 110. Только после того как процесс стирани  информации в предыдущем разр де .завершитс , на выходе вспомогательного элемента данного разр да устанавливаетс  , что разрешает перепись информации из данного разр да в последующей. В процессе записи и последующего стирани  информации в каждом разр деасинхронного регистра сдвига все элементы переключаютс  последовательно и, следовательно, работоспособность предложенного регистра не зависит ни от величин задержек элементов , ни от их соотношени . Таким образом, предложенный асинхронный регистр сдвига обладает большей надежностью, чем известный. Формула изобретени  Асинхронный регистр сдвига по авт.св. № 374663, отличающ и. и с   тем, что, с целью повыенйй надёжности регистра, выход вспомогательного элемента И-НЕ каждого разр да регистра соединен с управ- . л ющим входом троичного триггера данного разр да и с входами вспомогательных элементов И-НЕ предыдущего и последующего разр дов регистра, а два входа вспомогательного элемента И-НЕ каждрго разр да регистра подключены к соответствующим парам информационных входов троичного триггера данного разр да регистра и к сбЬтёетствующим информационным выходам троичного триггера последующего разр да регистра.
    728161
SU782686630A 1978-11-22 1978-11-22 Асинхронный регистр сдвига SU728161A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782686630A SU728161A2 (ru) 1978-11-22 1978-11-22 Асинхронный регистр сдвига

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782686630A SU728161A2 (ru) 1978-11-22 1978-11-22 Асинхронный регистр сдвига

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU374663A Addition SU75626A1 (ru) 1948-02-28 1948-02-28 Рычажный пресс дл насечки металлических лент

Publications (1)

Publication Number Publication Date
SU728161A2 true SU728161A2 (ru) 1980-04-15

Family

ID=20794426

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782686630A SU728161A2 (ru) 1978-11-22 1978-11-22 Асинхронный регистр сдвига

Country Status (1)

Country Link
SU (1) SU728161A2 (ru)

Similar Documents

Publication Publication Date Title
US4701877A (en) Highspeed parallel adder with clocked switching circuits
SU728161A2 (ru) Асинхронный регистр сдвига
KR0161868B1 (ko) 메모리 주소제어회로
EP0130293B1 (en) Latching circuit array of logic gates
SU1624532A1 (ru) Д-триггер
SU1117712A1 (ru) Асинхронный регистр сдвига
SU1175016A1 (ru) Триггер
SU583480A1 (ru) Параллельный однофазный регистр
SU1531172A1 (ru) Параллельный асинхронный регистр
SU1196954A1 (ru) Асинхронный регистр сдвига
SU798998A1 (ru) Ячейка пам ти дл буферного запо-МиНАющЕгО уСТРОйСТВА
SU826562A1 (ru) Многоканальный преобразователь кода во временной. интервал
SU525083A1 (ru) Устройство дл поиска экспериментальных значений
SU1234881A1 (ru) Реверсивный регистр сдвига
SU1205142A1 (ru) Устройство управлени обращением к сверхоперативной пам ти
SU799010A2 (ru) Ячейка пам ти дл буферногоРЕгиСТРА
SU860138A1 (ru) Регистр
SU928417A2 (ru) Ячейка пам ти дл буферного регистра
SU1201855A1 (ru) Устройство дл сравнени двоичных чисел
SU1444894A1 (ru) Регистр сдвига
SU830376A1 (ru) Устройство дл сравнени двоичныхчиСЕл
SU1192135A1 (ru) Коммутатор
SU877618A1 (ru) Регистр сдвига
SU1163358A1 (ru) Буферное запоминающее устройство
SU716063A1 (ru) Буферное запоминающее устройство