SU696871A1 - Запоминающее устройство - Google Patents

Description

Изобретение относится к области вычислительной технике, а именно к сверхбыстродействующим запоминающим устройствам (ЗУ), которые используются как буферные ЗУ процессоров или ЗУ для хранения микропрограмм. Известны ЗУ для хранения микропрограмм, в которых выходы дешифратора старших разрядов адреса соединиются с входами управления выборкой соответствующих запоминающих модулей каждого рязряда [1].

Однако при этом быстродействие ЗУ снижается как в режиме считывания, так и в режиме записи и за счет за- 15 держек в тракте управления выборкой.

в

Наиболее близким к предлагаемому по технической сущности является ЗУ, в котором обеспечивается повышение быстродействия в режиме считывания, т.е. в режиме функционирования постоянного ЗУ, содержащее запоминающий блок для хранения микропрограмм, разделенный на четыре модуля, информа выходы - к входам регистра считанной информации [2].

Недостатком ЗУ является снижение его быстродействия при записи новой информации, так как комбинированное управление по входу управления выбор 'кой в режиме записи и при помощи выходного многоканального переключателя в режиме считывания не позволяет повысить быстродействие ЗУ в режиме записи. Это обусловлено тем, что сигналы на входе дешифратора старших разрядов кода адреса обычно вырабатываются с существенной задержкой, что приводит к непроизводительным потерям времени при подаче этих сигналов на входа управления выборкой в режиме записи. Кроме того, наличие двойного управления увеличивает объем электронного оборудования ЗУ и усложняет его работу.

Целью изобретения является повьяпение быстродействия ЗУ.

Поставленная цель достигается тем, что в ЗУ, содержащее матричный накопитель на запоминающих модулях, адресные входа которых соединены с первыми адресными шийами, информационные входы - с информационным^ шинами, а выхода запоминающих модулей каждой стро25 ционные выходы которых соединены с входами четырехканального переключателя, выполненного на элементах И-ИЛИ управляющие входы которого подключены к выходам дешифратора адреса, а 30 (ки накопителя подключены к одним из входов соответствующих мультиплексоров, выходы которых соединены с входами регистра информации, и дешифратор, входы которого соединены с вторыми адресными шинами, а один из выходов - с другими входами мультиплексоров, введены элементы И, одни из входов которых соединены с другими ^выходами дешифратора, другие подключены к шине записи, а выходы элементов И соединены с управляющими входами соответствующих запоминающих модулей.

На фиг. 1-2 дана структурная схема устройства.

Устройство содержит матричный накопитель на запоминающих модулях 1, имеющих адресные входы 2, информационные входы 3, информационные выходы 4 и входы 5 управления записью. Модули 1 могут быть выполнены в виде интегральных микросхем. Устройство содержит регистр 6 адреса, входы которого соединены с первыми адресными шинами 7, а выходы - с входами 2 модулей 1, и мультиплексоры 8, выполненные, например, в виде элементов И-ИЛИ (8А, 8Б), входы 9 которых подключены к выходам 4 модулей 1 соответствующей строки матрицы, а выходы 10 - к входам триггеров 11 регистра 12 информации. Входа дешифратора 13 адреса подсоединены к вторым адресным шинам 14, а выхода - к управляющим входам 15 мультиплексоров 8. Информационные шины 16 присоединены к входам 3 модулей 1 соответствующей строки матрицы. Устройство содержит также блок 17, выполненный на элементах 18 И, первые входа 19 которых соединены с выходами дешифратора 13, вторые входы 20 - с шиной 21 записи, а выходы 22 - с управляющими входами 5 модулей 1 соответствующего столбца матрицы.

Дешифратор адреса (см. фиг. 2) может быть разделен на несколько дешифраторов 23, один из которых введен в блок 17, а другие - в состав мультиплексоров 8„Дешифраторы 23 выполнены на входных элементах 23 и элементах 24 И, входы которых соединены с прямыми или обратными выходами соответствующих элементов 23 . При этом элементы 24 последнего каскада дешифраторов 23 совмещаются с элементами И блока·. 17 и мультиплексоров 8.

Триггеры 11 регистра 12 могут иметь вторые входы 25 и входа 26 управления, причем .выходы триггеров 11 в этом случае соединяются с соответствующими шинами 16, что позволяет использовать регистр 12 в качестве регистра записываемой и считываемой информации.

Устройство работает следующим образом.

В режиме записи по шинам 16 на вход устройства поступает код записы ваемой информации, по шинам 7 - код основного адреса, а по шине 20 признак записи. Запись производится в тот столбец модулей 1, код номера которого поступает по шинам 14 на вход дешифратора 13. Увеличение быстродействия устройства достигается за счет уменьшения задержки в блоке 17 до величины задержки сигнала на одном элементе 18. в режиме считывания по коду адреса на шинах 7 производится выборка информации из всех модулей 1, а по коду адреса на шинах 14 при помощи мультиплексоров 8 на входы триггеров 11 регистра 12 производится передача информации выбранного столбца модулей 1.

Устройства, показанные на фиг. 2 и 1, работают аналогично, так как блок 17 и мультиплексоры 8 в обоих устройствах функционируют одинаково. Различие между этими схемами обусловлено тем, что при большом числе входов 9 мультиплексоров 8 и входов 19 элементов 18 число управляющих, входов можно уменьшить за счет введения дешифраторов в состав этих схем, причем,эти узлы реализуются на типо- > вых логических модулях, например 500ИД61 и 500ИД64. Наличие вторых входов 25 и входов 26 триггеров 11 позволяет использовать регистр 12 как в режиме записи, так и в режиме считывания. При этом добавляется один вспомогательный режим - занесения информации на регистр. В остальном работа устройства не отличается от рабоФы известных устройств.

Claims (2)

1. (54) ЗАПОМИ Изобретение относитс  к области вычислительной технике, а именно к сверхбыстродействующим запоминаю цим устройствам (ЗУ), которые исполь зуютс  как буферные ЗУ процессоров или ЗУ дл  хранени  микропрограмм. Известны ЗУ дл  хранени  микропрограмм , в которых выходы дешифрато ра старцих разр дов адреса соедин ютс  с входами управлени  выборкой соответствующих запоминаквдих -модулей каждого р зр да l. Однако при этом быстродействие ЗУ снижаетс  как в режиме считывани  так и в режиме записи и за счет задержек в тракте управлени  выборкой Наибо 11ее близким к предлагаемому по технической сущности  вл етс  ЗУ, в котором обеспечиваетс  повышение быстродействи  в режиме считывани , т.е. в режиме функционировани  посто нного ЗУ, содержащее запоминающий блок дл  хранени  микропрограмм, раз деленный на четыре модул , информационные выходы которых соединены с входами четырехканального переключател , выполненного на элементах И-ИЛ управл ющие входы которого подключены к выходам дешифратора адреса, а Е УСТРОЙСТВО ТБ SKSHEFW выходы - к входам регистра считанной информации 2}. Недостатком ЗУ  вл етс  снижение его быстродействи  при записи новой информации, так как комбинированное управление по входу управлени  выбор кой в режиме записи и при помощи выходного многоканального переключател  в режиме считывани  не позвол ет повысить быстродействие ЗУ в режиме записи. Это обусловлено тем, что сигналы на входе дешифратора старших разр дов кода адреса обычно вырабатываютс  с существенной задержкой, что приводит к непроизводительным потер м времени при подаче этих сигналов на входы управлени  выборкой в режиме записи. Кроме того, наличие двойного управлени  увеличивает объем электронного оборудовани  ЗУ и усложн ет аго работу. Целью изобретени   вл етс  повьаиение быстродействи  ЗУ. Поставленна  цель достигаетс  тем, что в ЗУ, содержащее матричный накопитель на запоминак цих модул х, адресные входы которых соединены с первыми адресными шийами, информационные входы - с информационным шинами, а выходы запоминающих модулей кгикдой строки накопител  подключены к одним из входов соответствующих мультиплексоров , выходы которых соединены с входами регистра информации, и дешифратор , входы которого соединены с вторыми адресными шинами, а один из выходов - с другими входами мультиплексоров , введены элементы И, одни из входов которых соединены с другими выходами дешифратора, другие подключены к шине записи, а выходы элементов И соединены с управл ющими входами соответствующих запоминак цих модулей. На фиг. 1-2 дана структурна  схем устройства. Устройство содержит матричный мак питель на запоминающих модул х 1, им ющих адресные входы 2, информационны входы 3, информационные выходы 4 и входы 5 управлени  записью. Модули 1 могут быть выполнены в виде интегральных микросхем. Устройство содер жит регистр 6 адреса, входы которого соединены с первыми адресными шинами 7, а выходы - с входами 2 модулей 1, и мультиплексоры 8, выполненные, например , в виде элементов И-ИЛИ (8А, ВБ), входы 9 которых подключены к вы ходам 4 модулей 1 соответствующей строки матрицы, а выходы 10 - к входам триггеров 11 регистра 12 информации . Входы дешифратора 13 адреса подсоединены к вторым адресным шинам 14, а выходы - к управл ющим входам 15 мультиплексоров 8. Информационные шины 16 присоединены к входам 3 моду лей 1 соответствующей строки матрицы Устройство содержит также блок 17, выполненный на элементах 18 И, первы входы 19 которых соединены с выходам дешифратора 13, вторые входы 20 - с шиной 21 записи, а выходы 22 - с управл ющими входами 5 модулей 1 соответствующего столбца матрицы. Дешифратор адреса (см. фиг. 2) мо жет быть разделен на несколько дешиф раторов 23, один из которых введен в блок 17, а другие - в состав мультиплексоров В.Дешифраторы 23 выполнены на входных элементах 23 к элементах 24 И, входы которых соединены с пр мыми или обратными выходами соответствующих элементов 23 . При этом эле менты 24 последнего каскада дешифраторов 23 совмещаютс  с элементами И блока-. 17 и мультиплексоров 8, Триггеры 11 регистра 12 могут иметь вторые входы 25 и входы 26 управлени , причем .выходы триггеров 11 в этом случае соедин ютс  с соответствующими шинами 16, что позвол ет использовать регистр 12 в качестве разгистра записываемой и считываемой информации. Устройство работает следующим образом. В режиме записи по шинам 16 на вход устройства поступает код записы ваемой информации, по шинам 7 - код основного адреса, а по шине 20 признак записи. Запись производитс  в тот столбец модулей 1, код номера которого поступает по шинам 14 на дешифратора 13. Увеличение быстродействи  устройства достигаетс  за счет уменьшени  задержки в блоке 17 до величины задержки сигнеша на одном элементе 18. в режиме считывани  по коду адреса на шинах 7 производитс  выборка информации из всех модулей 1, а по коду адреса на шинах 14 при помощи мультиплексоров 8 на входы триггеров 11 регистра 12 производитс  передача информации выбранного столбца модулей 1. Устройства, показанные на фиг, 2 и 1, работают аналогично, так как блок 17 и мультиплексоры 8 в обоих устройствах функционируют одинаково. Различие между этими схемами обусловлено тем, что при большом числе входов 9 мультиплексоров 8 и входов 19 элементов 18 число управл ющих, входов можно уменьшить за счет введени  дешифраторов в состав этих схем, причем,эти узлы реализуютс  на типо- вых логических модул х, например 500ИД61 и 500ИД64. Наличие вторых входов 25 и входов 26 триггеров 11 позвол ет использовать регистр 12 как в режиме записи, так и в режиме считывани . При этом добавл етс  один вспомогательный режим - занесени  информации на регистр. В остальном работа устройства не отличаетс  от работы известных устройств. Формула изобретени  Запоминающее устройство, содержащее матричный накопитель из запоминающих модул х, адресные входы которых соединены с первыми гщресными шинами, информационные - с информационными шинами, а выходы запоминающих модулей каждой строки накопител  подключены к одним из входов соответствующих мультиплексоров, выходы которых соединены с входами регистра информации, и дешифратор,входы которого соединены с вторыми гщресными шинами, а одни из выходов - с другими входами мультиплексоров, отличающеес  тем, что, с целью повышени  быстродействи  устройства , оно содержит элементы И, одни из входов которых соединены с другими выходами дешифратора, другие подключены к шине записи, а выходы элементов И соединены с управл ющими входами соответствующих запоминающих модулей. Источники информации, прин тые во внимание при экспертизе 1.Патент США № 3325787, кл. 340-172,6, 1969,
2. 2.Патент США № 3800293, кл.. 340-172,5, 1974 (прототип).

   ш