SU652561A1

SU652561A1 - Накапливающий сумматор с запоминанием переноса

Info

Publication number: SU652561A1
Application number: SU762409224A
Authority: SU
Inventors: Виталий Георгиевич Любимов
Original assignee: Предприятие П/Я В-2749
Priority date: 1976-10-04
Filing date: 1976-10-04
Publication date: 1979-03-15

Description

1

Изобретение относитс к цифровой вычислительной технике.

Известны накапливающие сумматоры, содержащие в каждом разр де счетный триггер и логические элементы дл получени сигнала переноса 1, 2. Эти устройства не имеют достаточного быстродействи и надел ности выработки в каждом разр де сигнала переноса. Наиболее близким к изобретению вл етс накапливающий сумматор с запоминанием переноса, содержащий в каждом разр де счетный триггер и триггер дл запоминани переноса 3. Однако и он имеет низкое быстродействие. Целью изобретени вл етс повыщение быстродействи . В описываемом накапливающем сумматоре с запоминанием переноса , содерлсащем в каждом разр де счётный триггер, триггер переноса и элемент И-ИЛИ-НЕ, перва группа входов которого подключена ко входу данного разр да сумматора и управл ющей щине записи, втора группа входов т-к единичному выходу триггера переноса предыдущего разр да и управл ющей щине разрешени переноса , а выход элемента И-ИЛИ-НЕ подключен к счетному входу счетного триггера данного разр да сумматора, это достигаетс тем, что в нем триггеры переноса выполнены на двух элементах И-ИЛИ-

НЕ и каждый четный разр д сумматора содержит элемент НЕ, причем выход первого элемента И-ИЛИ-НЕ триггера переноса каждого разр да сумматора соединен с

единичным выходом этого триггера и пер-, вым входом первой группы входов второго элемента И-ИЛИ-НЕ этого же триггера, второй вход первой группы входов которого соединен с управл ющей шиной сброса,

первый вход второго элемента И-ИЛИ- НЕ триггера переноса подключен к единичному выходу счетного триггера этого же разр да сумматора, а выход второго, элемента И-ИЛИ-НЕ триггера переноса

подключен к первым входам первой и второй групп входов первого элемента И- ИЛИ-НЕ триггера переноса, второй вход первой группы входов первого элемента И-ИЛИ-НЕ триггера переноса каждого

нечетного разр да подключен к единичному/ выходу триггера переноса предыдущего разр да, а второй вход первой группы входов первого элемента И-ИЛИ-НЕ триггера переноса каждого четного разр да

подключен через элемент НЕ ко входу данного разр да сумматора, вторые входы второй группы входов второго элемента И- ИЛИ-НЕ триггера переноса-каждого нечетного и четного разр дов сумматора подключены соответственно ко входу данного разр да сумматора и единичному выходу триггера переноса предыдущего разр да, второй вход второй группы входов первого элемента И-ИЛИ-НЕ триггера переноса каждого разр да подключен к нулевому выходу счетного триггера того же разр да.

На чертеже показана функциональна схема описываемого накапливающего сумматора , содержащего четыре разр да.

Каждый разр д накапливающего сумматора содержит счетный триггер 1, триггер переноса, собранный из двух элементов И- ИЛИ-НЕ 2 и 3, элемент И-ИЛИ-НЕ 4 и элемент НЕ 5 дл четных разр дов сумматора .

Работа устройства показана на примере сложени чисел 1111 и 0001. Вначале в триггеры 1 записываетс первое число. Дл этого одновременно с поступлением на вход сумматора числа 1111 по вл етс сигнал «Запись и первое число через элементы И-ИЛИ-НЕ 4 записываетс в счетные триггеры 1. Далее одновременно с сигналом «Запись поступает второе-число 0001 па входы сумматора, на триггеры переноса (на входы элементов И-ИЛИ-НЕ 3 нечетных разр дов сумматора и через элементы НЕ 5 - на входы элементов И-ИЛИ-НЕ 2). Счетные триггеры 1 измен ют свое состо ние по заднему .фропту входпого импзльса. Поэтому пока действует входной сигнал, состо ние счетных триггеров 1 не измен етс . С по влением второго числа 0001 по вл етс перенос в первом разр де сумматора , т. е. триггер переноса первого разр да взводитс и на единичном выходе его по вл етс сигнал «1. Этот сигнал поступает на единичный вход триггера переноса второго разр да и на входной элемент И- ИЛИ-НЕ 4 второго разр да сумматора. На вход счетного триггера 1 второго разр да этот сигнал не поступает, пока не по вл етс сигнал разрешени переноса, который по вл етс лишь после того, как перенос доходит до последнего разр да . Сигнал переноса с первого разр да сумматора проходит через триггеры переноса последующих разр дов сумматора и взводит соответствующие триггеры переноса. Как только сигнал переноса достигает входа триггера последнего разр да по вл етс сигнал «Разрешение переноса, и сигналы переносов с выходов соответствующих триггеров переноса через элементы И-ИЛИ--НЕ 4 поступают на входы счетных триггеров 1 последующих разр дов сумматора. Носле этого подаетс сигнал сброса триггеров переноса , а на выходе счетных триггеров 1 устанавливаетс значение суммы.

Таким образом, соединение триггеров переноса сумматора с целью сквозного переноса позвол ет существенно повысить быстродействие сумматора, так как временна задержка сигнала переноса составл ет

лишь задержку одного элемента И- ИЛИ-НЕ на один разр д сумматора.

Claims

Формула изобретени

Накапливающий сумматор с запоминанием переноса, содержащий в каждом разр де счетный триггер, триггер переноса и элемент И-ИЛИ-НЕ, перва группа входов которого подключена ко входу данного

разр да сумматора и уиравл ющей щине записи, втора группа входов - к единичному выходу триггера переноса предыдущего разр да и управл ющей шине разрешени переноса, а выход элемента И-ИЛИ-

НЕ подключен к счетному входу счетного триггера данного разр да сумматора, о тличающийс тем, что, с целью повышени быстродействи , триггеры переноса выполнены на двух элементах И-ИЛИ-НЕ и

каждый четный разр д сумматора содержит элемент НЕ, причем выход первого элемента И-ИЛИ-НЕ триггера переноса каждого разр да сумматора соединен с единичным выходом этого триггера и первым

входом первой группы входов элемента И-ИЛИ-НЕ этого же триггера, второй вход первой группы входов которого соединен с управл ющей шиной сброса, первый вход второй группы входов второго элемента И-ИЛИ-НЕ триггера переноса подключен к единичному выходу счетного триггера этого же разр да сумматора, а выход второго элемента И-ИЛИ-НЕ триггера нереноса подключен к первым входам

первой и второй групп входов первого элемента И-ИЛИ-НЕ триггера переноса, второй вход первой группы входов первого элемента И-ИЛИ-НЕ триггера переноса каждого нечетного разр да подключен

к единичному выходу триггера переноса предыдущего разр да, а второй вход первой группы входов первого элемента И- ИЛИ-НЕ триггера переноса каждого четного разр да подключен через элемент НЕ

ко входу данного разр да сумматора, вторые входы второй группы входов второго элемента И-ИЛИ-НЕ триггера переноса каждого нечетного и четного разр дов подключены соответственно ко входу данного

разр да сумматора и единичному выходу триггера переноса предыдущего разр да, второй вход второй группы входов первого элемента И-ИЛИ-НЕ триггера переноса каждого разр да подключен к нулевому

выходу счетного триггера того же разр да.

Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 375645, кл. G 06 F 7/385, 1970.
2. Авторское свидетельство СССР № 432495, кл. G 06 F 7/50, 1972.
3. Ричарде Р. К. Арифметические операции на цифровых вычислительных машинах . М., «ИИЛ, 1957, с. 118, рис. 4-17,