SU647686A1 - Устройство дл умножени - Google Patents

Description

1

Изобретение относитс  к области цифровой вычислитепьной техники и может быть испопьзовано при построении арифметических устройств цифровых вычислительных машин.

Известны устройства дл  умножени , в которых многократные сложени , за исключением последнего такта, выполн ютс  без затрат времени на распространение переносов l. Это свойство обеспечивает устройству относительно высокие скоростные характеристики, однако достигаетс  ово путем увеличени  атшратурного состава.

Имеютс  устройства, выполн ющие операцию умножени , которые содержат триггерный накапливающий сумматор с цепью сквозного переноса 2. Такие устройства аппаратурно выполнены прощ но имеют меньшее быстродействие, поскольку требуют на каждое сложение временных затрат на распространение переносов.

Наиболее близким аналогом  вл етс  устройство дл  умножени  содержащее накапливающий сумматор, регистр множимого, регистр множител , элемент И, причем выходы регистра множимого подключены к первым входам соответствующих элементов И, выходы которых подключены к соответствующим входам накапливающего сумматора, выход старшего разр да регистра множител  подключен к первому входу первого управл емого элемента И, второй вход которого подключен к первому управп5пощему входу устройства, а выход - ко вторым входам четных элементов ..

Такое устройство имеет низко..

Claims (3)

1. быстродействие. В частности при выпог нении накапливающего сумматора, как сумматора со сквозным переносом, врем ,затрачиваемое на распространение переносов по цепи сквозного переноса в режиме непрерывных сложений, характерном дл  операции умножени , сущест венным образом снижает быстродействие устройства. Цепью изобретени   вл етс  увеличение быстродействи . йп  достижени  этой цепи вторые входит нечетных элементов И подкпючены к выходу управл емого эпемента И, вход kotoporo подключен к выходу дополнительного старшего разр да ре гистра множител , а второй вход ко второму управл ющему входу устройств ва. Поставленна  цепь достигаетс  также тем, что накапливающий сумматор содержит в каждом разр де счетный триггер, вход которого подключен к соответствующему входу накапливающег сумматор/а, и узел запоминани  переноса , вход которого подключен к выходу счетного триггера соответствующего разр да, а выход ко входу счетного триггера последующего разр да, управл ющие входы узлов запоминани  переноса четных разр дов сумматора подключены к первой тактовой шине сумматора , а нечётных разр дов - ко второй тактовой шине сумматора. На фиг. 1 изображена схема устройства дл  -умножени . На фиг. 2 показана схема накаппивающего сумматора. Устройство содержит накапливающий сумматор 1, ко входам разр дов 2 кото рого подключены выходы четных и нечетных элемен- ов И 3 и 4, первые вхо которых соединены с выходами разр дов регистра множимого 5, вторые входь; которых соединены с выходами соответственно первого и второго управл емых элементов И 6 и 7, первые входы которых подключены соответственно к старшему и дополните пьному старшемуразр дам регистра множител  8, а вторые входы - соответственно к управл ющим входам 9 и Ю. К накапливающему сум- aтopy 1 подключены тактовые шины 11 и 12 Каждый разр д накапливающе го сумматора 1 содержит счетный триг гер 13 и узел запоминани  переноса 14 вход которого соединен с выходом счетного триггера 13 соответствующего раз р да, а выход - со входом счетного триггера 13 последующего разр да. Управл ющие входьт узлов запоминани  переноса 14 четных разр дов подключе ны к первой тактовой uaine 1 1, а нечетных разр дов ко второй тактовой шине 12. Работает устройство следуквцим обазом . Множимое и множитель ввод тс  в егистры множимого и множител  5 и , после четч на управл ющие входы 9 и 10 подаютс  пачки тактовых импульсов . Регистры множимого и множнте.ч  Б и 8  вл ютс  сдвиговыми. После подачи первого тактового импульса на первый управл ющий вход устройства 9, цифра, наход ща с  в старшем разр де регистра множител  8, управл ет передачей в накапливающий сумматор 1 четных разр дов регистра множимого 5. После этого производитс  сдвиг в регистре множител  8 в сторону старишх разр дов , и после подачи первого тактового импульса, на второй управл ющий вход устройства 10 (тактовые импульсы, поступающие на второй управл ющий вход устройства 1О, сдвинуты относительно тактовых импульсов, поступающих на первый управл ющий вход устройства 9) эта же цифра, поступивша  в дополнительный старший разр д регистра множител  8, управл ет передачей в накапливающий сумматор 1 нечетных разр дов регистра множимого 5. После этого производитс  сдвиг в регистре множимого 5 в сторону младших разр дов, после чего описанный процесс повтор етс . Одновременно с подачей управл ющего сигнала на первый управл емый элемент И 6 (который управл ет .подачей на накапливающий сумматор 1 четных разр дов множимого) подаетс  управл ющий сигнал на первую тактовую щину 11 накапливающего сумматора 1. Этот сигнал управл ет выдачей единиц переноса Из узлов запоминани  переноса 14 четных разр дов накапливающего сумма тора 1 на его нечетные разр ды, узел запоминани  переноса 14 может быть выполнен различным образом, например, в виде ферриттранзисторной  чейки. При переключении счетного триггера 13 соответствующего разр да из -I в О в узел запоминани  переноса 14 записываетс  единица переноса, а пр« приходе сигнала ни управл ющий вход узла запоминани  переноса 14 сигнал переноса подаетс  на вход счетного триггера 13 последующего разр да, а сам узел запоминани  переноса 14 переводитс  в нулевое состо ние. Аналогично, одновременно с подачей Зправп ющего сигнала на второй управл емый элемент И 7 (который управл ет подачей на накапливающий сумматор 1 печатных разр дов множимого ), подаетс  управл ющий сигнал на вторую тактовую щину 12 иакапл1 вающего сумматора 1. Этот сигнал управл ет выдачей единиц переноса из узлов запоминани  переноса 14 печат пых разр дов накапливающего суммато ра 1 на его четные разр ды. Совмещение сдвига множимого и множител  с передачей сигнала перено са позвол ет получить выигрыш в быст родействии в Зп Ь и будет тем больше, чем больше разр дность операндов. Формула изобретени 1 .Устройство дл  умножени ,содержащее накапливающий сумматор, регистр мно жимого, регистр множител , элементы И, причем выходы регистра множимого подключены к пepвы . входам соответст вующих элементов И, выходьг которых подключены к соответствук иим входам накапливающего сумматора, выход стар шего разр да регистра множител  под .кйючен к первому входу первого управ л емого элемента И, второй вход кото рого подключен к первому управл ющеN5y входу устройства, а выход - ко вто С98иг - 66 рым входам четных элементов И, о тл и ч а ю щ е е с   тем, что, с целью увеличени  быстродействи  устройства, вторые входы нечетных элементов И подключены к выходу второго управл емого элемента И, первый вход которого подключён к выходу дополнительного старшего разр да регистра множител , а второй вход - ко второму управл ющему входу устройства. 2. Устройство по п. 1, отличающеес  тем, что накапливающий сумматор содержит в каждом раэр де счетный триггер, вход которого подключен к соответствующему входу накапливающего сумматора, и узел запоминани  переноса, вход которого подключен к выходу счетного триггера соответствук иего разр да, а выход ко входу счетного триггера последук цего разр да, управл ющие входы узлов запоминани  переноса четных разр дов сумматора подключен к пер&ой тактовой шине сумматора, а нечетных разр дов - ко второй тактовой шине сумматора . Источники информации, прин тые во внимание при экспертизе. 1.Авторское свидетельство СССР №281004, кл. q 06 F 7/39, 1968.
2. 2.Авторское свидетельство СССР N«362295, кл. Q 06 F 7/38, 1969.
3. 3.Папернов А. А. Логические осьновы цифровых машин и программирование , М., Наука, 1968, с. 158, рис. 8.3. тг тг Т п Ш Е

   (Риг.2