SU1501050A1

SU1501050A1 - Устройство дл извлечени квадратного корн

Info

Publication number: SU1501050A1
Application number: SU874311894A
Authority: SU
Inventors: Виктор Евдокимович Золотовский; Роальд Валентинович Коробков
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1987-08-30
Filing date: 1987-08-30
Publication date: 1989-08-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых и вычислительных машин. Целью изобретени вл етс повышение достоверности результата вычислений. Эта цель достигаетс тем, что в устройство, содержащее два регистра 1, 2, сумматор 4, группу элементов И-ИЛИ 9, элемент НЕ 3, введены блоки вычислени вычета 13-15, элементы ИЛИ 10, 11. 3 ил.

Description

фигЛ

1501050

Изобретение относитс к вычислительной технике и предназначено дл использовани в цифровых вычислительных машинах различного назначени .

Цель изобретени - повышение достоверности вычислений.

На фиг. 1 представлена блок-схема устройства дл извлечени квадратного корн ; на фиг, 2 и 3 - варианты вьтолнени первого и второго блоков вычислени вычета соответственно; на фиг. 4 - схема однотипной чейки третьего блока вычислени вычета.

Устройство содержит регистры 1 и 2, элемента НЕ 3, сумматор 4, вход 5 логической единицы устройства, входы 6 и 7 соответственно младшего и старшего разр дов устройства, управ- л юощй вход 8 устройства, элементы И-ИЛИ 9, элементы ИЛИ 10 и 11, вход 12 логического нул устройства, блок 13-15 вычислени вычета, причем блок 15 выполнен из однотипных последовательно соединенных чеек 16, информационный выход 17 устройства, выход 18 сигнала неисправности устройства.

Блок 13 состоит из триггеров 19, элементов И 20, элементов ИЛИ 21,

0

5

0

5

или содержимое регистра 2, сдвинутое на два разр да в сторону старших разр дов (если знак 1). В мпадшие разр ды регистра 2 во втором случае записываетс пара разр дов аргумента с входов, 6 и 7. Управление записью производитс сигналом С с входа 8. Результат считываетс с единичных выходов регистра 1, подключенных к выходам 17 устройства.

К выходу элемента НЕ 3 подключен вход блока 13 формировани вычета результата, выходы которого соединены с входами элемента ИЛИ 10. Входы 6 и 7 устройства соединены с входами блока 14 формировани вычета аргумента . Выходы элемента ИЛИ 10 и блока 14 соединены с входами мпадшей чейки 16 блока 15 формировани вычета остатка. На третий вход младшей чейки 16 с входа 12 поступает сигнал О. Выходы старшей чейки 15 соединены через элемент ИЛИ 11 с выходом 18, на котором формируетс сигнал неисправности .

Блок 13 формировани вычета результата может быть построен на счетчике (см. фиг. 2). Блок содержит два счет

35

входов 8 и 22, выхода 23 блока и эле-ЗО триггера 19. На С-входы обоих мента НЕ 24; блок 14 - из триггеров 25, элементов И-ИЛИ 26, элементов НЕ 27 и выхода 28 блока. Блок 15 вычислени вычета вьшолнен на однотипных чейках, кажда из которых содержит элементы 29 И-Ш1И, элементы НЕ 30, 1входы 31-34 и выходы 35 и 36 чейки. Регистр 1(результата) представл ет собой обычный регистр сдвига, управл емый серией С, поступающей на вход 8. На информационньш вход регистра подаетс сигнал с выхода . элемента НЕ 3.. Инверсные выходы регистра 1 соединены с первыми входами разр дов сумматора 4. На первые входы и вход знакового разр да сумматора 4 с входа 5 подаетс 1. На вторые входы разр дов сумматора 4 поступает очередна пара разр дов аргумента, с входа 6 - младший раз40

45

триггеров поступает синхросигнал с входа 2. Входы триггеров соединены с выходами элементов ИЛИ 21. Входы последних соединены с выходами эле ментов И 20. Входы элементов И сое динены с выходами триггеров 19, вы ходом элемента НЕ 24 и входом 22 б ка. Вход 22 соединен с выходом эле мента НЕ. Вычет результата формиру етс на выходе 23.

Блок формировани .вычета аргуме та 14 состоит из двух счетных три геров 25, С-входы которых соединен с входом 2 устройства и V-входы с выходами элементов И-ИЛИ 26. Входы элементов И-ИЛИ соединены с выхода ми триггеров 25, элементов НЕ 27 и входами 6 и 7 устройства. Вычет ар мента формируетс на выходах 28.

р д, с входа 7 - старший. На вторые 50 входы всех прочих разр дов сумматора 4 поступает код из регистра остатка 2 со сдвигом на 2 разр да в сторону старших разр дов. Элементы И-ИЛИ 9 позвол ют, в зависимости от знака, 55 сформированного в сумматоре 4, запиг сывать в регистр 2 или сформированную в сумматоре сумму (если знак 0),

триггера 19. На С-входы обоих

триггеров поступает синхросигнал с входа 2. Входы триггеров соединены с выходами элементов ИЛИ 21. Входы последних соединены с выходами элементов И 20. Входы элементов И соединены с выходами триггеров 19, выходом элемента НЕ 24 и входом 22 блока . Вход 22 соединен с выходом элемента НЕ. Вычет результата формируетс на выходе 23.

Блок формировани .вычета аргумента 14 состоит из двух счетных триггеров 25, С-входы которых соединены с входом 2 устройства и V-входы с выходами элементов И-ИЛИ 26. Входы элементов И-ИЛИ соединены с выхода- ми триггеров 25, элементов НЕ 27 и входами 6 и 7 устройства. Вычет аргумента формируетс на выходах 28.

Ячейка 16 блока формировани вычета остатка, приведенна на фиг. 4., состоит из элементов И-ИПИ 29 и элементов НЕ 30. Входы чейки (имеющие вес 1) соединены с входами 31 и 32. Входы (имеющие вес 2) соединены с входами 33 и 34, Выходы чейки соединены с выходами 35 (имеют вес 1) и 36 (имеют вес 2).

Устройство работает следующим об- разом,

В предлагаемом устройстве контроль осу1цествл етс по модулю 3. Несложно получить условие правильной работы устройства:

((выч.У,)2тоа5+доп.выч.Х + + выч.ост. i) mod ,

где (выч.У.)2 mod -- квадрат по моду- дулю 3 от вычета тек тчего значени результата YJ по модулю 3;

доп.выч. - дополнение до 3

вычета текущего значени аргумента X, по модулю 3;

выч.ост. i - вычет по модулю

3 от текущего значени остатка Ост. i;

сумма значений беретс по модулю 3. .Следовательно:

если выч,

если выч.

Y;

0;

Y. 0.

Поэтому введение в квадрат выч.У- формируемого блоком 13 осуществл етс элементом liTM 10.

Величина выч. Х; формируетс блоком 14. Дл получени ее дополнени достаточно перекрестить выходы блока 14. Выход с весом 1 использовать, как выход с.весом 2, и наоборот, выход с весом 2 использовать, как выход с весом 1. Контрольна сумма формируетс в блоке 15 и поступает на входы элемента ИЛИ 11. fia выходе последнего и формируетс сигнал неисправности .

Claims

Формула изобретени

Устройство дл извлечени квадратного корн , содержащее два регистра , сумматор, элементы И-ИЛИ, элемент НЕ, причем входы разрешени записи первого и второго регистров соединены с управл юпщм входом устройства , первые входы первого, второго знакового разр дов сумматора подключены к входу логической единицы

10

15

0

25

0

5

0

5

0

5

устройства, первые входы с третьего по (п+О-й разр доЕ суммах ра (где п - разр дность ре: ультата, соедине ны с инверсными выходами с первого по (п-1)-й разр дов первого регистра , вторые входы первого и второго разр дов сумматора подключены к входам младшего и старшего разр дов аргумента устройства соответственно, вторые входы с третьего по (п+1)-й разр дов сумматора соединены с выхо- с первого по (п-1)-й разр дов второго регистра, выходы с первого по (п-1)-й разр дов сумматора соединены с первыми входам 1 с первого по (п-1)-й элементов И-ИЛИ, выход знакового разр да сумматора через элемент НЕ подключен к информационному входу первого разр да первого регистра и к вторым входам с первого по (п-1)-й элементов И-ИЛИ, третьи входы с третьего по (п-1)-й которых подключены к выходам с первого по (п-З)-й разр дов второго регистра, третьи входы первого и второго элементов И-ИЛИ подключены к входам младшего и старшего разр дов аргумента устройства соответственно, четвертые входы с первого по (п-1)-й элементов И-ИЛИ соединены с вькодом знакового разр да сумматора, выходы с tnepBoro по (п-1)-й элементов И-ИЛИ подключены к информационным входам с первого по (п-1)-й разр дов второго регистра, пр мые разр дные выходы первого регистра вл ютс выходом результата устройства , отличающеес тем, что, с целью повышени достоверности вычислений, в него введены три блока вычислени вычета и два элемента ИЛИ, причем первый вход п-го элемента И-ИЛИ соединен с выходом (п-2)-го разр да второго регистра, второй и третий входы п-го элемента И-ИЛИ соединены с выходами знакового разр да сумматора и элемента НЕ соответственно а четвертый вход подключен к выходу п-го разр да сумматора, выход п-го элемента И-ИПИ соединен с входом одноименного разр да второго регистра, выход которого соединен с входом знакового разр да сумматора, информационный вход и выходы первого блока вычислени вычета соединены с выходом элемента НЕ и входами первого элемента ИЛИ соответственно, синхровходы первого и второго блоков вычислени вычета подключены к управл ющему входу устройства, первый и второй информационные входы второго блока вычислени вычета соединены с входами младшего и старшего разр дов аргумента устройства соответственно, а первый и второй выходы - соответственно с вторым и первым входами третьего блока вычислени вычета, третий и четвертый входы которого

подключены соответственно к выходу первого элемента 11ПИ и входу логического нул устройства, остальные входы - к единичным разр дным выходам второго регистра, а выходы-- к первому и второму входам второго элемента ПНИ, выход которого вл етс выходом сигнала Неисправность

(риз,г

сригЗ

(рие.Ц