Claims (1)
двух чисел. Оно характеризуетс также низким быстродействием, так как, после преобразовани аналоговых величин в коды, в нем затрачиваетс дополнительно п тактов дл выполненн операцип делени двух цифровых кодов, и сложностью, обусловленной наличием двух аналого-цифровых преобразователей и собственно блока делени цифровых кодов. Наиболее близким к изобретению по технической сущности вл етс аналого-цифровое делительное устройство, содержащее блоки формировани сигналов управлени , одни входы которых соединены соответственно с входами делимого и делител , другие входы блоков формировани сигналов управлени соединены с выходами соответствующих узлов токовой компенсации, входы одного из которых подключены к разр дным выходам реверсивного счетчика делител , входы сложени и вычитани реверсивных счетчиков делимого и делител соединены соответственно с выходами положительного и отрицательного приращеии блоков формировани сигналов управлени , подключенных к одним входам элементов И соответственно пр мого и обратного кода делимого и делител , другие входы которых соединены с соответствующими выходами реверсивных счетчиков делимого и делител , выходы элементов И подключены к входам соответствующих элементов ИЛИ, выходы которых подключены к соответствующим разр дным входам сумматора, выходы отрицательного приращени блоков формировани сигналов управлени подключены ко входам дополнительного элемента ИЛИ, выход которого через элемент задержки соединен со входом элемента ИЛИ, подключенного ко входу младшего разр да сумматора. Дл выиолнепи операции делеии двух аналоговых величин в устройстве дополнительно исиользуютс блок формировани сигиалов управлени и реверсивный счетчик. Это устройство вл етс сложиым и требует больщих аппаратурных затрат. Цель изобретени заключаетс в уирощении устройства. В описываемом устройстве это достигаетс тем, что в нем выходы сумматора соединены со входами второго узла токовой компенсации. На чертеже приведена схема описываемого устройства. Оно содержит блоки формировани сигналов управлени 1 и 2, узлы токовой компенсации 3 и 4, реверсивные счетчики 5 и 6 соответственно делимого и делител , сумматор 7, элементы И 8 и 9 ир мого кода соответственно делимого и делител , элементы И 10 и II обратного кода соответственно делимого и делител , элементы ИЛИ 12, дополнительный элемент ИЛИ 13, элемент задержки 14, входы 15 и 16 соответственно делимого и делител и выход 17. На входы 15 и 16 поступают аналоговые величины Ха делимого и величины Уд делител соответственно. В первом такте с помощью блока формировани сигналов управлени 1 осуществл етс сравнение аналоговой величины Ya делител со значением напр жени Uy обратной св зи, поступающего с выхода узла токовой компенсации 3 и соответствующего величине Уц кода в реверсивном счетчике делител 6. В результате этой операции на выходе блока формировани сигналов управлени 1 вырабатываютс импульсы положительного (при ) или отрицательного (при ) приращени . В реверсивном счетчике делител 6 накапливаетс код Уц в соответствии с зависимостью (-i) + 2-.sign(y,-,), где п - разр дность реверсивного счетчика делител 6; I - номер итерации, f+1 при Y,Uy sign (Y,-U О при Y, Uy 1 при У«, В этом же такте в зависимости от знака величины Уа-Uy осуществл етс добавление (или вычитание) к содержимому Xj сумматора 7 кода Z из реверсивного счетчика делимого 5 в соответствии с формулой X. У() 2/-1 + 2/-I 2- sign (У, - f/,) Во втором такте производитс сравнение с помощью блока формировани сигналов управлени 2, аналоговой величины Ха делимого со значением Ux напр жени обратной св зи, поступающего с выхода узла токовой компенсации 4 и соответствующего величине кода Ац в сумматоре 7. В результате этой операции па выходе блока формировани сигналов управлени 2 вырабатываютс импульсы положительного (при ) или отрицательного (при ) приращени . В реверсивном счетчике делимого 5 накапливаетс код Z, Z,i + 2- sign (A«-t/J, а в сумматоре 7 код цг + Уцг 2-« sign (X, - и, . Уцг Z, В (1+1)-й и последующих итераци х вычислени производ тс аналогично, в результате чего в реверсивном счетчике делимого 5 в режиме слежени за аналоговыми величинами Ха и Уа формируетс текущее значение кода 7, ш а ij к к . V IUа которое, выдаетс на выход 17. Технико-экономический эффект изобретени достигаетс за счет совмещени во времени операций апалого-цифрового преобразовани и делени . Но сравнению с известными, оиисываемое устройство требует меньщих аппаратурных затрат при более высоком быстродействии , так как в нем одни и те же блоки используютс дл преобразовани аналоговой величины делимого в код и дл формировани частного от делени двух аналоговых BevTHчин . Формула изобретени Аналого-цифровое делптельное устройство, содержащее блоки формировани сигналов управлени , одни входы которых соединены соответственно с входами делимого и делител , другие входы блоков формировани сигналов управлени соединены с выходами соответствующих узлов токовой компенсации, входы одного из которых подключены к разр дным выходам реверсивного счетчика делител , входы сложени и вычитани реверсивных счетчиков делимого и делител соединены соответственно с выходами положительного и отрицательного приращени блоков формировани сигналов управлени , подключенных к одним входам элементов И соответственно пр мого и обратного кода делимого и делител , другие входы которых соединены с соответствующими выходами реверсивных счетчиков делимого и делител , выходы элементов И подключены к входам соответствующих элементов ИЛИ, выходы которых подключены к соответствующим разр дным вводам сумматора, выходы отрицательного приращени блоков формировани сигналов управлени подключены ко входам дополнительного элемента ИЛИ, выход которого через элемент задержки соединен со входом элемента ИЛИ, нодключеииого ко входу младпгего разр да сумматора, отличающеес тем, что, с целью унрощени устройства, в нем выходы сумматора соединены со входами второго узла токовой компенсации.two numbers. It is also characterized by low speed, since, after converting analog values into codes, it takes additional n cycles to accomplish the division of two digital codes, and complexity due to the presence of two analog-to-digital converters and the digital division block itself. The closest to the invention to the technical essence is an analog-digital dividing device containing control signal generating units, one inputs of which are connected respectively to the inputs of the dividend and a divider, other inputs of the control signal generation units are connected to the outputs of the corresponding current compensation nodes, the inputs of which connected to the bit outputs of the divider reversible counter, the addition and subtraction inputs of the divisible and divisor reversible counters are connected respectively to outputs of positive and negative increments of control signal generation blocks connected to the same inputs of the AND elements, respectively, of the forward and reverse dividend and divider codes, the other inputs of which are connected to the corresponding outputs of the reversible dividend counters and the divider, the outputs of the AND elements are connected to the inputs of the corresponding elements OR, the outputs which are connected to the corresponding bit inputs of the adder, the negative increment outputs of the control signal generation blocks are connected to the input additional OR gate, the output of which is connected via a delay element to the input of OR gate connected to the input of the least significant bit adder. For the operation of the deletion of two analog quantities in the device, an additional control block generation unit and a reversible counter are used. This device is stackable and requires a great deal of hardware. The purpose of the invention is to stabilize the device. In the described device this is achieved by the fact that in it the outputs of the adder are connected to the inputs of the second current compensation node. The drawing shows a diagram of the described device. It contains blocks of forming control signals 1 and 2, current compensation nodes 3 and 4, reversible counters 5 and 6, respectively, the dividend and the divider, the adder 7, the elements AND 8 and 9 of the irregular code, respectively, the dividend and the divider, the elements 10 and II of the reverse code respectively divisible and divisor, elements OR 12, additional element OR 13, delay element 14, inputs 15 and 16, respectively, divisible and divider and output 17. At inputs 15 and 16, analog values of X are divisible and Ud divider are received, respectively. In the first cycle, using the control signal generation unit 1, the analog divider value Ya is compared with the feedback voltage value Uy received from the output of the current compensation node 3 and the code corresponding to the value of the code in the reverse divider counter 6. As a result of this output operation The control signal generating unit 1 generates pulses of a positive (at) or negative (at) increment. In the reversible counter of the divider 6, the code Uz is accumulated in accordance with the dependence (-i) + 2-.sign (y, -,), where n is the size of the reversible counter of the divider 6; I is the iteration number, f + 1 at Y, Uy sign (Y, -U О at Y, Uy 1 at Y ". In the same tact, the content of Xj is added (or subtracted) depending on the sign of the value UA-Uy adder 7 of Z code from reversible counter of divisible 5 in accordance with formula X. () 2 / -1 + 2 / -I 2- sign (U, - f /,) analog value of X divisible with the value of Ux voltage feedback coming from the output of the node current compensation 4 and the corresponding code value AC in the adder 7. As a result In this operation, the output of the control signal generation unit 2 produces pulses of positive (at) or negative (at) increment. In the reversible counter of divisible 5, the code Z, Z, i + 2-sign (A "-t / J, accumulates in code cg + ucr 2- "sign (x, -and, ucg z, b (1 + 1) -th and subsequent iterations of the calculation are made similarly, resulting in a reversible counter of divisible 5 in the mode of tracking analog values X and VA, the current value of code 7 is generated, w and ij to k. V IUa, which is output to output 17. The technical and economic effect of the invention is achieved by combining, in time, the operations of apalo-digital conversion and division. But compared to the known devices, the device being designed requires less hardware at higher speeds, since it uses the same blocks to convert the analog dividend value into a code and to form the quotient from the division of two analog BevTH reasons. The invention is an analog-digital divider device containing control signal generating units, one inputs of which are connected respectively to the inputs of the dividend and a divider, other inputs of the control signal generating units are connected to the outputs of the corresponding current compensation nodes, the inputs of one of which are connected to the discharge outputs of the reversible counter the divider, the inputs for adding and subtracting reversible counters for the dividend and the divider are connected respectively to the positive and negative outputs The rotation of the control signal generation blocks connected to the same inputs of the And and the direct and reverse codes of the dividend and the divider, the other inputs of which are connected to the corresponding outputs of the reverse dividend and divider counters, the outputs of the AND elements are connected to the inputs of the corresponding OR elements, the outputs of which are connected to the corresponding to the bit inputs of the adder, the negative increment outputs of the control signal generation blocks are connected to the inputs of the additional element OR, the output of which first through a delay element coupled to an input of the OR gate, to the input nodklyucheiiogo mladpgego discharge adder, characterized in that, in order unroscheni device therein adder outputs are connected to inputs of the second unit current compensation.