(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ТРИГОНОМЕТРИЧЕСКИХ ФУНКЦИЙ ТАНГЕНСА И КОТАНГЕНСА Изобретение относитс к цифровой вычиспитепьной технике и может быть использовано в вычиспитепьных и информационно-измерительных устройствах и системах дп вычислени тригонометрических функций тангенса и котангенса. Известно устройство, где вычиснение осуществл етс с помощью итерационной процедуры многократного решени раэностных рекуррентных соотношений, реализующих численный алгоритм цифра за цифрой . Достоинством устройства вп етс мала номенклатура основных функциональных блоков и св занна с этим достаточно высока однородность структуры С помощью устройства в принципе возможно получение результата с любой тре буемой точностью lj. Однако этому устройству пртсуши и серьезные недостатки: оно громоздко, имеет сложную кгноготактную логику работы , требует больших аппаратуртых затрат и характеризуетс мапым быстродей ствием. Наиболее близким по технической сущности к предлагаемому вл етс устройство , содержащее у -разр дный регистр аргумента (W -разр дность аргумента), блок пам ти, блок управлени , блок умножени , первый и второй регистр&з промежуточных результатов, блок делени , группу эпементсйв ИЛИ и входной регистр, при этом выхо№1 старших разр дов регистра аргумента соединены с адресными вхоfiKffi блока пам ти, в котором :фан тс -разр дные значени функции тангенса, инфсч}мационные выходы блока пам ти подсоединены к первым в ходам блок ОБ управлени и умножени , а также ко входам старших разр дов второго регистра промежуточного результата, выходы мпадших S- разр дов регистра аргумента подсоединены к вторым входам блоков управлени н умножени , а также к входам м адших 2 разр дов второго регистра промежуточного результата, выходы бпока умножени подсоединены к входам м адших f разр дов первого регистра. промежуточного рюзультата, в старших -х разр дах коюрого посто нно записаны логические единицы, выходы первого и второго регистров промежуточных результатов подсоединены к входам блока делени выходы которого соединены с первыми входами группы элементов ИЛИ, вторые входы которых подсоединены к выходам блока управлени , а выходы - к входам выходного регистра устройства. В устройстве VI -разр дный код аргумента X представл етс в виде суммыХ Х(5 -2 лХгде Хо и Д X - содержимое старших и младших разр дов регистра аргумента соответственно. С выхода блока пам ти снимаетс -разр дный код t XoЕсли Хо равно нулю, то вычисление не -.-и/-2, осуществл етс , а значение 2; ДХ через блок управлени и группу эпементов ИЛИ пр мо ретранслируетс в вт гходной регистр . При смене входов блока делени вычисл етс функци котангенса 2j, Данное устройство обладает достаточно высоким быстродействием и характеризуетс сравнительно небольшим обьемом блока пам ти. Но ему присущ и р д серьезных недостатков, св занных прежде всего с пониженной точностью вычислений , а также с большими аппаратурными затратами. Как показывают результаты моделировани работы данного устройства, абсолютна погрешность вы юслений А при некоторых значени х аргумента может достигать значений, лежащих в диапазоне 2 (ЧТО приводит в таких ситуаци х к практической недостоверности уг младших разр дов результата. Цель изобретени - повышение точности ycTpoifCTBa при упрощении конструкции Эта цель достигаетс тем, что в устройство , содержащее блок пам ти и блок делени , дополнительно введены четыре счетчика, имеющие VW И-т П и vn разр дов соответственно, где и- разр дность аргумента, Уп- младшие разр ды аргумента, элемент задержки и и - раз р дный накапливающий сумматор, тактирующий вход суммировани которого соединен с входом устройства и счетными входами пертого и третьего счетчиков, а выход переполнени - с счетным входом четвертого счетчика, выход перепопнени первого счетчика соединен с входами сброса в нулевое состо ние третьего и четвертого счетчиков и накапливакмцего сумматора, входом элемента задержки и счетным входом второго счетчика, выхоKi ды пр мого кода всех разр дов которого подсоединены к адресным входам блока пам ти, выходы которого подсоединены к соответствующим информационным входам накапливающего сумматора и соответствующим установочнь1М входам третьего счетчика, тактирующий вход предустановки которого подсоединен к ьыходу элемента задержки, выходы пр мого кода всех разр дов третьего счетчика подсоединены к первым входам блока делени , старшие (И- ш) вторых входов которого подсоединены к входу с потенциалом логической единицы устройства, младшие Ул вторых входов блока делени соединены с инверсными выходами соответствующих разр дов четвертого счетчика, а выходы блока депен« подключены к выходам устройства . На чертеже представлена структурна схема устройства. Устройство содержит Счетчики 1-4, и. Jющиe, соответственно УХ), n-vn, И и W разр дов, блок 5 посто нной п 1м ти, у - разр дный двоичный накапливающий сумматор 6, элемент 7 задержки, блок 8 делени , вход 9 с потенциалом логической единицы, вход 1О и выходы 11. I В основу алгоритма работы предлагаемого устройства положены следующие соображени . Аргумент X, выраженный в радианах , может быть представлен в виде - xl-ДX Пpи этом - 1Ю1дЛ121А 1 t--tgXo--b AX (1) При малых Л)(-Ь2ДХ ДХможно записать соотношение tg-Xo+ АХ g -l- -tgXo Если динамический диапазон возможных значений аргумента закодирован с помощью И двоичных разр дов, то в качестве U X может быть прин то значение W) младших, .а в качестве XQ- (старших разр дов аргумента. Методическа погрешность замены ДХ уходит за пределы разр дной сотки уже при значени х ш чуть больших и|2/например дл И 8 при Шг 5, дл И - 12 при (Г)8, дл ут.16 при VYi 10. Это обсто тельство позвол ет существенно сократить число разр дов ( отводимых дл представлени значений Хо и тем самым уменьшить число значений tPXo R блоке пам ти. Чтобы при этих услови х обеспечить методическую погрешность вычисле590 НИИ, не превышающую-погрешности дискретности , в блоке пам ти, как показыва ют расчеты, спедует хранить значени tgXo содержащие не менее у разр дов. Информационна емкость D бпока пам ти при хранении И - разр дных значений ЬоХо составгшет в этом Q.бит . Например при И - 8 и т- 5 D 2 Х8 64 бит, при и :) 2 f Х12 192 бит, при У) 16 и 3 2х 16 1024 бит (в известном ус ройстве при тех же значени х h информ ционна емкость бпока пам ти, равна п/а п -- бит, составл ет соответственно 64, 384 и 2048 бит). При замене выражени (1) выражением (2) чиспитепь вычисл етс с некоторой отрицательной, а знаменатель - с некоторой положительной погрешностью. И даже если эти погрешности не превышают погрешности дискретности, в конеч ном итоге данное обсто тельство приводит к тому, что резупьтирзующа погрешность вычислений после выполнени операции делени может составить несколько единиц младшего разр да результата. Дл ее компенсации вместо выражени 1 - AX-tgXQ которому соответствует дополнительный код iiX-tp/fj целесообразно испопьзовать обратный код значе- ки AXtgXo- При этом знаменатель вы ражени (2) так же,как и числитель вычисл етс с некоторой отрицательной погрешностью , и тем самым осуществл етс к рекци результата вычислений. Как показывает анализ, в этом случае погрешнос вычислений не превосходит единицы млад шего разр да резу льтата при всех возмо ных значени х аргумента. Устройство работает следующим образом . В исходном положении все разр ды счетчиков 1-4 и накаппивающего сумматора 6 устанавливаютс в нулевое состо ние . На выходах блока 5 пам ти в исходном состо нии также присутствует нулевой код. Аргумент X в числоимпупьсном коде подаетс на вход 1О устройства. Импугеь сы входного кода поступают на счетные входы счетчиков 1 и 3 и тактирующий вход суммировани сумматора 6, который суммирует коды, снимаемые с т 1ходов блока 5 пам ти. Сигнапы перепониени сумматора 6 поступают на счетный вход счетчика 4. При каждом перепопнении hi-разр дного г;четчика 1, осушествп ю- шего подсчет ДХ, к содержимому (h-W 56 разр дного счетчика 2, формирующего значени XQ добавл етс единица. И-разр дные счетчик 3 и сумматор 6, а также Wi -разр дный счетчик 4 сбрасываютс в нулевое состо ние, а через некоторое врем , завис щее от динамических свойств элементов счетчика 3 и определ емое элементом 7 задержки, счетчик 3 захватывает VI -разр дный код очередного значени tOXо/снимаемый с выходов блока 5 пам ти. Тем самым, в соответствии со структурой выражени (2), в счетчике 3 формируетс текуща сумма ( р Хр+ДХ); а в сумматоре 6 совместно си счетчиком 4 - текущее значение iiX . Счетчик 4 имеет только Уп разр дов , так как число суммирований очередных значений VI -разр дного кода -LoXo сумматором 6 в промежутках между сигналами сброса равно 2 - емкости счетчика 1. По окончании пост плсни импульсов входного чиспоимпульского кода пр мой vn -разр дный код (-tpXot-AX) выходов счетчика 3 подаетс на первые входы блока делени . На вторые входы блока делени подаетс И-разр дный код 1-Л/.ЬоХо/образованный сочетанием разр дного инверсного кода счетчика 4, подаваемого на соответствующие младшие In вторых входов, и (и-Ум) -разр дного кода, содержащего во всех разр дах логические единицы и подаваемого с шины 9 на (Vi-VM.) старших вторых входов. На выходах 11 бпока делени , вл ющихс одновременно и выходами устройства, формируетс VI-разр дный код результата вычислений. При этом, если в блоке делени код, поступающий на первые входы, делитс на код, поступающий на вторые входы, вычисл етс функци тангенса, в прютивном случае - котангенса. В сравнении с известным предлагаемое устройство прежде всего обладает существенно более высокой точностью вычислений (максимальна абсолютна методическа погрешность вычислений уменьшаетс по крайней мере в 2 раз, где И число разр дов результата). Кроме того, сокращаютс аппаратурные затраты как за счёт частичного уменьшени необходимого объема блока пам ти (например дл Vi 12 или дл У 16 - в два раза), так и за счет исключени р да блоков (первого регистра промежуточного результата, бпока управлени , группы элементов ИЛИ, выходного регистра) или их значительного упрощени (вместо бпока умножени двух кодов используетс сочетание накапливающего сумматора 6 и счетчика 4). ного устройств соизмеримы по сложности . Так, например, УУ -разр дный счетчик 1 и (vi-yn)-разр дный счетчик 2 в совокупности соизмеримы по аппаратурным затратам с И -разр дным регистром аргумента известного устройства, а И-разр дный счетчик 3-е Vi-разр дным вторым регистром промеж -точного результата . Бпок делени в обоих устройствах,в принципе, может быть использован идентичный . Форм у-па изо бретени Устройство дл вычиспени тригонометрических функций тангенса и котангенса , содержащее блок пам ти и блок делени , отличающеес тем, что, с цегЕью повышени точности,в него введе ны четыре счетчика, имеющие соответственно vvi, У)-УТ), И и VY разр дов, где Иразр дность аргумента, т- м/шдшие раз р ды аргумента, элемент задержки и И - разр дный накапливающий сумматор, тактирующий вход суммировани которого соединен с входом устройства и счетными вхоцами первого и тре1ъего счетчиков, а выход переполнени с счетным входом четвертого счетчика, выход переполнени са в нулевое состо ние третьего и четвертого счетчиков и накапливающего сумматора , входо:и элемента задержки и счетным входом второго счетчика, выходы пр мого кода всех разр дов которого подсоединены к адресным входам блока пам ти, выходы которого подсоедин ны к соответствующим информационным входам накапливающего сумматора и соответствующим установочным входам третьего счетчика, тактирующий вход предустановки которого подсоединен к выходу элемента задержки, выходы пр мого кода всех разр дов третьего счетчика подсоединены к первой группе входов блока делени , старшие ( И -1 ) входов второй группы которого подсоединенБ к входу логической единицы устройства, младщие 1 входов блока делени соединены с инверсными выходами соответствующих разр дов четвертого счетчика, а выходы блока делени подключены к выходам устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 650073, кл. Q 06 F 7/38, 1979. 2.Авторское свидетельство СССР № 595738, кп. G 06 F 15/32, 1978 (прототип).(54) DEVICE FOR CALCULATING TRIGONOMETRIC FUNCTIONS OF TANGENS AND KOTANGENS The invention relates to digital computing techniques and can be used in computing and information-measuring devices and dp systems for calculating trigonometric functions of the tangent and the cotangent. A device is known, where the calculation is carried out using an iterative procedure for solving multiple times recurrence relations that implement the numerical algorithm digit by digit. The advantage of the device is the small nomenclature of the main functional blocks and the relatively homogeneous structure associated with it. With the device, in principle, it is possible to obtain a result with any desired accuracy lj. However, this device is prtsushi and has serious drawbacks: it is cumbersome, has a complex logic of operation, requires large instrumentation costs, and is characterized by rapid operation. The closest in technical essence to the present invention is a device comprising an y-bit argument register (W-bitwise argument), a memory unit, a control unit, a multiplication unit, first and second register & intermediate results, a division unit, a group of OR and the input register, with output # 1 of the high-order bits of the argument register being connected to the addressfiKffi of the memory block, in which: fans of the tangent function, informational outputs of the memory block are connected to the first in the moves of the control unit OB and multiplying, as well as to the inputs of the higher bits of the second register of the intermediate result, the outputs of the S-bits of the register of the argument register are connected to the second inputs of the multiplication control units, as well as to the inputs of the second 2 bits of the intermediate result register, the multiplication outputs are connected to the inputs of the m f f bits of the first register. intermediate results, in the highest bits of the brown one, logical units are permanently recorded, the outputs of the first and second intermediate result registers are connected to the inputs of the division unit whose outputs are connected to the first inputs of a group of OR elements, the second inputs of which are connected to the outputs of the control unit, and the outputs are to the inputs of the output register of the device. In device VI, the bit code of the argument X is represented as the sum of X X (5 -2 lX where the Ho and D X are the contents of the upper and lower bits of the argument register, respectively. From the output of the memory block the bit code t Xo is removed if X is zero , the calculation of non-.- and / -2, is carried out, and the value 2; HF is relayed through the control unit and the group of epithets OR is retransmitted to the output register. When changing the inputs of the division unit, the cotangent function 2j is calculated high speed and relatively sky A larger memory block. But it also has a number of serious flaws, primarily related to reduced computational accuracy, as well as large hardware costs. As shown by the simulation results of this device, the absolute error of the A definitions may reach values in the range of 2 (WHAT in such situations leads to practical unreliability of the lower bits of the result. The purpose of the invention is to improve the accuracy of ycTpoifCTBa while simplifying the design. This goal is achieved by adding four counters to the device containing the memory block and the divider unit, which have VW И-т П and vn bits, respectively, where is the argument width, The lower-order bits of the argument, the delay element, and and are the serial accumulating adder, the clocking input of which is connected to the device input and the counting inputs of the first and third counters, and the overflow output — with the counting input of the fourth counter, The accumulation of the first counter is connected to the reset inputs of the third and fourth counters and the accumulator of the accumulator, the input of the delay element and the counting input of the second counter, the outputs of the direct code of all bits of which are connected to the address inputs of the memory block whose outputs are connected to the corresponding information inputs accumulating adder and the corresponding installation of the inputs of the third counter, clocking the preset of which is connected to the output of the delay element, the outputs of the direct the code of all bits of the third counter is connected to the first inputs of the dividing unit, the higher (Is) of the second inputs of which are connected to the input with the potential of the logical unit of the device; the lower Ul of the second inputs of the dividing unit are connected to the inverse outputs of the corresponding bits of the fourth counter, and the outputs of the block Depen "connected to the outputs of the device. The drawing shows a block diagram of the device. The device contains Counters 1-4, and. J, respectively, UX), n-vn, And, and W bits, block 5 constant n 1 m ty, y - bit binary accumulating adder 6, delay element 7, block 8 division, input 9 with the potential of a logical unit, input 1O and outputs 11. I The following considerations form the basis of the algorithm of the proposed device. The argument X, expressed in radians, can be represented as - xl-DX. At the same time, 1H1dL121A 1 t - tgXo - b AX (1) For small L) (- b2DX DHh, write the ratio tg-Xo + AX g -l- -tgXo If the dynamic range of possible argument values is encoded with AND binary bits, then U can be taken as W) lower-order, and as XQ- (higher-order argument. The methodic error of replacing DH goes beyond the digit weave even at w values slightly larger and | 2 / for example, for AND 8 at Шг 5, for И - 12 at (Г) 8, for у.16 at VYi 10. This is a circumstance It allows to significantly reduce the number of bits (allocated for representing the values of Ho and thereby reduce the number of tPXo R values of the memory block. To ensure methodical error of calculation of the research institute, not exceeding the discrete errors, under these conditions, as shown in calculations, it is convenient to store tgXo values that contain at least the bits. The information capacity D of the memory when storing the AND - bit values of HoHo is in this Qbits. For example, when And - 8 and m - 5 D 2 X8 are 64 bits, with and :) 2 f X12 192 bits, with Y) 16 and 3 2x 16 1024 bits (in a known device with the same values of h, the information capacity is the memory is equal to p / a p - bit, respectively 64, 384 and 2048 bits). When replacing expression (1) by expression (2), the number side is calculated with some negative, and the denominator with some positive error. And even if these errors do not exceed the discreteness errors, in the end, this circumstance leads to the fact that the resulting calculation error after performing the division operation can amount to several lower order units of the result. To compensate for it, instead of expressing 1 - AX-tgXQ to which the additional code iiX-tp / fj corresponds, it is advisable to use the reverse code of the value AXtgXo- At the same time, the denominator of the expression (2), like the numerator, is calculated with some negative error, and thereby, the calculation result is performed. As the analysis shows, in this case the error of calculations does not exceed the unit of the lowest bit of the result for all possible values of the argument. The device works as follows. In the initial position, all bits of counters 1-4 and accumulator adder 6 are set to the zero state. The zero state code is also present at the outputs of memory block 5 in the initial state. The argument X in the code number is fed to the input 1O of the device. The input code inputs are fed to the counting inputs of counters 1 and 3 and the clock input of the summation of the adder 6, which summarizes the codes removed from the 1 inputs of the memory block 5. Signals of re-labeling of the adder 6 arrive at the counting input of counter 4. Each time the hi-bit g is recaptured, the meter 1, the actual HF count, is added to the contents (hW 56 of the digit counter 2, which forms the XQ values, is added. And The single counter 3 and the adder 6, as well as the Wi-discharge counter 4 are reset to the zero state, and after some time, depending on the dynamic properties of the elements of the counter 3 and determined by the delay element 7, the counter 3 captures the VI-digit code of the next tOX values / taken from the outputs of block 5 of memory Thus, in accordance with the structure of expression (2), the current sum is formed in the counter 3 (p Xp + DX), and in the adder 6, together with the counter 4, the current value iiX. the number of summations of the next values of the VI-digit code -LoXo by the adder 6 in the intervals between the reset signals is 2 - the capacity of the counter 1. After the post is finished, the impulses of the input impulse code of the direct vn -digit code (-tpXot-AX) of the outputs of the counter 3 are fed on the first inputs of the division unit. To the second inputs of the division unit, the 1-L / .LoHo I-bit code / formed by the combination of the digit inverse code of the counter 4 supplied to the corresponding lower In of the second inputs and the (I-Um) -discharge code containing the dah logical units and supplied from bus 9 to (Vi-VM.) senior second inputs. At the outputs 11 and the dividing point, which are simultaneously the outputs of the device, a VI-bit code of the calculation result is formed. In this case, if in the division block the code arriving at the first inputs is divided by the code arriving at the second inputs, the tangent function is computed, in the case of cotangent. In comparison with the known, the proposed device first of all has a significantly higher accuracy of calculations (the maximum absolute methodical error of calculations is reduced at least by 2 times, where AND is the number of bits of the result). In addition, hardware costs are reduced both by partially reducing the required volume of the memory block (for example, for Vi 12 or for U 16 by half), and by eliminating a number of blocks (first register of the intermediate result, control box, element group). OR, of the output register) or their simplification (instead of multiplying the two codes, a combination of accumulator 6 and counter 4 is used). devices are commensurate in complexity. So, for example, CU-bit counter 1 and (vi-yn) -bag counter 2 are commensurable in hardware with the I-bit register of the argument of the known device, and I-bit counter 3-i Vi-bit second register intermediate result. The division rate in both devices is, in principle, identical. Form of y-pa of the device The device for calculating the trigonometric functions of tangent and cotangent, containing a memory block and a division block, characterized in that, with the aim of increasing accuracy, four counters are inserted in it, each having vvi, V) –YT), Both and VY bits, where the ibraability of the argument, m – m / sd times the argument, the delay element and i are the bit accumulating adder, the clocking input of which is connected to the input of the device and the counting inputs of the first and the third counters, and the overflow output with counting input h the third counter, the accumulator overflow to the zero state of the third and fourth counters and the accumulating adder, input: and the delay element and the second counter counter input, the direct code outputs of all bits of which are connected to the address inputs of the memory block, the outputs are connected to the corresponding information inputs of the accumulating adder and the corresponding installation inputs of the third counter, the clocking input of which is connected to the output of the delay element, the outputs of the direct code of all bits The third counter is connected to the first group of inputs of the dividing unit, the upper (I -1) inputs of the second group of which are connected to the input of the logical unit of the device, the lower 1 inputs of the dividing unit are connected to the inverse outputs of the corresponding bits of the fourth counter, and the outputs of the dividing unit are connected to the outputs devices. Sources of information taken into account during the examination 1. USSR author's certificate No. 650073, cl. Q 06 F 7/38, 1979. 2. USSR author's certificate No. 595738, кп. G 06 F 15/32, 1978 (prototype).