SU468236A1 - Code Conversion Device - Google Patents
Code Conversion DeviceInfo
- Publication number
- SU468236A1 SU468236A1 SU1946483A SU1946483A SU468236A1 SU 468236 A1 SU468236 A1 SU 468236A1 SU 1946483 A SU1946483 A SU 1946483A SU 1946483 A SU1946483 A SU 1946483A SU 468236 A1 SU468236 A1 SU 468236A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- counter
- binary
- circuit
- output
- decimal
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ КОДОВ(54) DEVICE FOR TRANSFORMING CODES
1one
Изобретение относитс к области автоматики и вычислительной техники и предназначено шш преобразовани цифровых кодов из одной системы счислени в другуюИзвестно устройство дл преобразовани двоичного кода в двоично-дес тичный, состо щее из двух счетчиков импульсов и генератора импульсов.The invention relates to the field of automation and computer technology and is intended for converting digital codes from one number system to another. A device is known for converting a binary code into a binary-decimal one consisting of two pulse counters and a pulse generator.
Однако такое устройство имеет большое врем преобразовани кода, равное | t4T However, such a device has a large code conversion time equal to | t4T
( N - преобразуемое число, Т - период следовани импульсов).(N is the number to be converted, T is the pulse period).
Цель изобретени - уменьшить врем преобразовани двоичного кода числа в двоично-дес тичный код, т. е. повысить быстродействие устройства.The purpose of the invention is to reduce the time for converting a binary code of a number into a binary-decimal code, i.e., to increase the speed of the device.
Это достигаетс тем, что устройство со,держит дополнительные схемы И и ИЛИ, входь дополнительной схемы И соединены с выходами генератора импульсов и первой схемы И, выход которой соединен со входом второй схемы И, выход допопнительпой схеЧ1Ы И соединен со входом двоичного счетчика CTapuiHx разр дов и дополнительной схев . This is achieved by the device co, holding additional AND and OR circuits, the additional AND circuit input, and connected to the outputs of the pulse generator and the first AND circuit, the output of which is connected to the input of the second AND circuit, the output of the additional circuit AND AND of the binary counter CTapuiHx bits and additional schemas.
мы или, с другим входом которЪй соединён | .выход двоично-дес тичного счетчика младших разр дов, выход дополнительной схемы ИЛИ .соединен со входом двоично-дес тичногоwe or, with another input connected | .output of the binary-decimal counter of the least significant bits, the output of the additional circuit OR. is connected to the input of the binary-decimal
5 .счетчика старших разр дов.,5. Senior bits.
На чертеже изображена схема предлагаемого устройства.The drawing shows a diagram of the proposed device.
Устройство содержит двоично-дес тичные счетчики младших разр дов 1 и стар0 ших разр дов 2, двоичные счетчики младцшх :разр дов 3 -и старших разр дов 4, генератор им1тульсов 5, схемы И 6-9, ИЛИ 10, инвертор 11 и шину FlycKf 12. : Двоичный и двоично-дес тичный счетчики разделены на части так, чтобы емкость NO ДВОИЧН01Х) счетчика младших разр дов 3 незнаштельно отличалась от емкости М)The device contains binary-decimal counters of the low-order bits 1 and the upper-half bits 2, binary counters of the younger ones: bits 3 and high bits 4, the generator of pulses 5, circuits AND 6-9, OR 10, inverter 11 and the bus FlycKf 12.: The binary and binary-decimal counters are divided into parts so that the capacity of the NO (binary digits) of the low-order counter 3 is insignificantly different from the capacity of M)
двоично-дес тичного счетчика младших р зр дов 1 (под емкостью счетчика подразумеваетс максимальное число, которое может быть записано в счетчике). Емкости двоичногО и даоично-дес тичного счетчиков старших разр дов 4 и 2 обозначим черезthe binary-decimal counter of the lower-order ranks 1 (the counter capacity is the maximum number that can be written in the counter). The capacities of binary and daoic-decimal counters of the higher bits 4 and 2 are denoted by
NI и М соответственно. 1 Устройство работает следующим обраВ исходном состо нии в счетчиках 3 и 4 записаны числа HQ и tl-j соответстве но соответствующие преобразуемому двоичному коду, а счетчики 1 и 2 установлены в нулевое состо ние. При этом на выходе схемы И 7 по вл етс запрещающий потенциал, если в счетчике 3 записано ка кое-либо число, отличное .от нул . По ко- манде Пуск импульсы с выхода 5 поступают через схему И 6 на учетный вход вычитани счетчика 3 и на счетный вход сложени счетчика 1 и произ вод т вычитание единиц из счетчика 3 и прибавление единиц в счетчике 1 (по един це на каждый импульс) до тех пор, пока в счетчике 3 не установ тс нули. Таким об разом, число n.Q перенесено ев счетчик 1 Если емкость счетчика 1), то возникает единица переноса, котора поступает на счетный вход счетчика 2ста ших разр дов через схему ИЛИ 1О,.: а в счетчике 1 остаетс число Шд Tl,.-11 Q . Если IQ MO счетчике 1 остаетс число tnQ ПоНа выходе схемы И 7 по вл етс разрешающий потенциал, а на выходе инвертора 11 - запрещающий. Импульс с выхода генератора 5 проходит через схему И 8 и производит вычитание единицы из счетчика 4 старщих разр дов, прибавление единицы в счетчике 2 старших разр дов и установку числа в счетчике 3, На выходе схемы И 7 снова по вл етс запрещающий потенциал, а на выходе инвертора 11 разрешающий потенциал. Следующа сери импульсов производит вычитание числа NQ-MQ из счетчика 3 и прибавление числа N Q- в счетчик 1, Если возникает при этом переполнение счетчика 1, то единица переноса поступает на счетный вход счетчика 2 через схему ИЛИ 11. Дальнейша работа устройства происходит аналог-ично: каждый импульс, поступающий на входы счетчиков 4 и 2, одновременно устанавливает число NQ-HQ в счетчике 3, после чего очередна сери импульсов производит вычитание числа счетчика 3 и прибавление это;го числа в счетчике 1, После вычитани последней единицы из счетчика 4 и последиего числа из счетчика 3 на вьисоде схемь И 9 по вл етс разрешающий потенциал, который устанав швает работу генератс а импульсов 5, На этом преобразование кода заканчиваетс . Общее число импульсов, которое необходимо подать от генератора 5 на счетчики, будет равно Hp no n No-Mol Например, дл пересчета двадцатираз- р дного двоичного кода в двоично-дес тичный , двоичный и двоично-дес тичный счетчики можно разделить на две части так, чтобь в млада1их разр дах двоичного счетчика было 10 двоичных разр дов, а 1ВкЙ113Д:щих разр дах двоично-дес тичного - 3 декады . Тогда MQ 10, и в слуI чае преобразовани максимального числа из двоичного кода в двоично-дес тичный необходимо врем 1:„м г По- -1г|(Мо-Мо)1Т iT. е. Сгшг 11023+1023(1О24-10ОО ЮООО TJ 261O T... В случае преобразовани этого числа на известном устройстве, необходимо врем ГЪ|)4 1023-1023 10® Т. Очевидно, что чем больше величина преобразуемого числа N (при N 1О23), тем больший выигрыш во времени дает предложенное устройст1ао. Предмет изобретени Устройство дл преобразовани кодов, содержащее двоичные счетчики младших и старших разр дов, выходы которых соешгнены со входами первой и второй схем И соответственно, выход первой схемы И соединен через инвертор со входом третьей схемы И, с другим входом которой соединен выход генератора импульсов, выход второй схемы И соединен с управл ющим входом генератора импульсов, выход треть-ей схемы И соединен со входами двоичного и двоично-дес тичного счетчиков младших разр дов, двоично-дес тичный счетчик старших разр дов,о тличающеес тем, что, с целью повышени быстродействи , устройстве) содержит дополнительные схемы И и ИЛИ, входы дополнительной схемы И соединены с выходами генератора импульсов и первой схемы И, выход которой соединен со входом второй схемы И, выход дополнительной схемы И соединен со входом двоично1х счетчикаNI and M, respectively. 1 The device operates as follows in the initial state in the counters 3 and 4, the numbers HQ and tl-j are written corresponding to the binary code being converted, and the counters 1 and 2 are set to the zero state. In this case, the output potential of the circuit And 7 appears prohibiting potential, if in the counter 3 is written any number that is different from zero. Under the Start command, the pulses from output 5 are fed through the AND 6 circuit to the meter input of the subtraction of counter 3 and to the counting input of the addition of counter 1 and the units are subtracted from counter 3 and the units are added in counter 1 (one pulse for each) until counter 3 is set to zero. Thus, the number nQ is transferred to the eV counter 1 If the capacity of the counter 1), then a transfer unit occurs, which enters the counting input of the counter 2 stacked bits through the OR 1O scheme.: And in the counter 1 remains the number Shd Tl, .- 11 Q. If the IQ MO of the counter 1 remains the number tnQ, the permissible potential appears at the output of the circuit AND 7, and the forbidden potential appears at the output of the inverter 11. The impulse from the output of generator 5 passes through the AND 8 circuit and subtracts the unit from the 4 high-order counter, adds one to the 2 high-end counter and sets the number in the 3 counter. At the output of the AND 7 circuit, the inhibitory potential appears, and the output of the inverter 11 permitting potential. The next pulse train subtracts the number NQ-MQ from counter 3 and adding the number N Q- to counter 1. If counter 1 overflows, the transfer unit enters the counter input of counter 2 through the OR 11 circuit. Further operation of the device occurs analog- Similarly: each pulse arriving at the inputs of counters 4 and 2 simultaneously sets the number of NQ-HQ in counter 3, after which the next series of pulses subtracts the number of counter 3 and adds it to the first number in counter 1, after subtracting the last one from the account snip 4 and followed by a number of counter 3 visode AND circuit 9 is to enable potential, which rules shvaet work generats pulses and 5, in this code conversion is completed. The total number of pulses that must be sent from generator 5 to the counters will be equal to Hp no n No-Mol. For example, to convert twenty-bit binary code into binary-decimal, binary and binary-decimal counters can be divided into two parts. so that in the binary bits of the binary counter there were 10 binary bits, and 1 VKOY113D: the binary bits of the decimal digit - 3 decades. Then MQ 10, and in the case of converting the maximum number from binary code to binary-decimal, time 1 is necessary: „m g By -1g | (Mo-Mo) 1T iT. e. Cgshg 11023 + 1023 (1О24-10ООООООО TJ 261O T ... In the case of the conversion of this number on a known device, time is required ГЬ |) 4 1023-1023 10® T. Obviously, the larger the value of the converted number N ( N 1023), the greater the gain in time is given by the proposed device. Object of the Invention A code conversion device containing binary counters of the lower and higher bits, the outputs of which are connected to the inputs of the first and second circuits AND, respectively, the output of the first AND circuit is connected via an inverter to the input of the third AND circuit, with another input connected to the output of the pulse generator, the output of the second circuit AND is connected to the control input of the pulse generator, the output of the third circuit AND is connected to the inputs of the binary and binary-decimal low-order counters, the binary-decimal high-order counter In order to improve speed, the device contains additional AND and OR circuits, the inputs of the additional AND circuit are connected to the outputs of the pulse generator and the first AND circuit, the output of which is connected to the input of the second AND circuit, the output of the additional AND circuit is connected with binary 1 counter input
старших разр дов, с установочным входом двоипшго счетчика младших разр дов, п дополнительной схемы ИЛИ, с другим входом которой соединен выход двоично- older bits, with the installation input of a double-bit low-order counter, n an additional OR circuit, with another input of which is connected to the binary output
дес тичного счетчика младших разр дов, выход дополнительной схемы ИЛИ соединен со входом двоично-дес тичного счетчика старших разр дов.decimal counter for low-order bits, the output of the additional circuit OR is connected to the input of a binary-decimal counter for higher-order bits.
V. /гV. / g
jeT 12jeT 12
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1946483A SU468236A1 (en) | 1973-07-17 | 1973-07-17 | Code Conversion Device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1946483A SU468236A1 (en) | 1973-07-17 | 1973-07-17 | Code Conversion Device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU468236A1 true SU468236A1 (en) | 1975-04-25 |
Family
ID=20560714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1946483A SU468236A1 (en) | 1973-07-17 | 1973-07-17 | Code Conversion Device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU468236A1 (en) |
-
1973
- 1973-07-17 SU SU1946483A patent/SU468236A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3524976A (en) | Binary coded decimal to binary conversion | |
US3573448A (en) | Hybrid multiplier | |
SU662932A1 (en) | Fibonacci p-code-to-binary code converter | |
SU468236A1 (en) | Code Conversion Device | |
US3449555A (en) | Parallel binary to binary coded decimal and binary coded decimal to binary converter utilizing cascaded logic blocks | |
GB1272860A (en) | Improvements relating to pulse counters | |
GB867191A (en) | Improvements in apparatus for converting data in a first number system to one in a different number system, and more particularly for binary to decimal conversion, and vice versa | |
US3310800A (en) | System for converting a decimal fraction of a degree to minutes | |
US3705299A (en) | Circuit arrangement for converting a decimal number coded in the bcd code into a pure binary number | |
SU1125621A1 (en) | Translator from binary system to residual class system | |
SU894699A1 (en) | Binary-to binary coded decimal code converter | |
US3835452A (en) | Coding system for stochastic representation | |
SU902264A1 (en) | Reversible pulse counter | |
SU633013A1 (en) | Binary-to-decimal code converting arrangement | |
US3474441A (en) | High speed binary-to-decimal conversion system | |
SU809154A1 (en) | Polyadic-to-sidual class code converter | |
SU432487A1 (en) | CONVERTER BINDING-DECIMAL CODE TO UNITARY CODE | |
Schorum et al. | High speed binary to decimal conversion system Patent | |
SU951699A1 (en) | Square-type decoder | |
SU486314A1 (en) | Binary to binary converter | |
SU801259A1 (en) | N-digit binary counter | |
SU549802A1 (en) | Parallel binary code to pulse-pulse code converter | |
SU491129A1 (en) | Device for raising binary numbers to the third degree | |
SU1027713A1 (en) | Code converter | |
SU1120374A1 (en) | Analog-to-digital squarer |