Claims (2)
Изобретение относитс к вычислительной тех нике и может использоватьс при построении специализированных вычислительных устройств. Известно устройство, предназначенное дл вы полнени арифметических операций (t. Однако устройство обладает ограниченны ш функциональными возможност ми. Наиболее близким к предлагаемому вл етс устройство дл делени , содержащее регистры , сумматоры, блок управлени , блок определени переполнени и блоки элементов И 2. Недостатком устройства вл етс его ограниченные функциональные возможности, т.к. устройство может вьшолнить только операции вида Z А/В. Процесс делени при этом опи сываетс выражени ми xi(l + f; -2) Vi4i У|(1 +f. . 2--) ,(1) где - оператор, придающий такое значени У (У В), чтобы при i - п значении Vn . а Хп - Z, xi А и равный g .+ 1 при vj 1, - 1 при VI 1. Цель изобретени - расширение функциональных возможностей устройства за счет включени в состав его операций определение величины вида Z Поставленна цель достигаетс тем, что устройство дл делени , содержащее первый и второй регистры сдвига, первый и второй :сдвигатели, первый и второй сумматоры, блок определени переполнени и блок управлени , причем разр дные выходы первого регистра сдвига соединены с информационными входами первого сдвигател , разр дные выходы второго регистра сдвига соединены с информационными входами второго сдвигател , выход : младщего разр да первого регистра соединен с первым входом первого сумматора, входы второго сумматора соединены с выходом младпте го разр да второго регистра сдвига и вь1ходом второго сдвигател соответственно, вход второго регистра сдвига соединен с выходом второго сумматора и входом бпока определени переполнени , выход которого соединен со 39 входом блока управлени , первый выход кото рого соединен с управл ющими входами первого и второго сумматоров, второй выход бло ка управлени соед1шен с управл ющими входами первого и второго сдвигателей, содержит третий и четвертый сдвигатели, первый и второй коммутаторы и третий сумматор, причем информационные входы третьего и четвертого сдвигателей соединены с разр дными выходами первого регистра сдвига, управл ющие входы третьего и четвертого сдвигателей соединены .со вторым выходом блока управлени , выходы первого и третьего сдвигателей соединен с информационными входами первого коммутатора , выход четвертого сдвигател соединен с первым входом третьего сумматора, второй вход которого соединен с выходом первого сумматора, информационные входы второго коммутатора соединены с выходами первого и третьего сумматорюв, управл ющие входы первого и второго коммутаторов соединены со входом признака операции устройств выход второго коммутатора соединен со входом первого регистра сдвига, выход первого коммутатора соединен со вторым входом пер вого сумматора, выход третьего сумматора соединен с выходом устройства. Блок управлени содержит генератор тактовых импульсов, первый и второй счетчики, триггер, причем выход генератора тактовых импульсов соединен со входом первого счетчика , п-ый информационный выход последнего разр да которого соединен со счетным входом второго счетчика, информационные выходы разр дов которого соединены с первым выходом блока управлени , единичный выход триггера соединен со вторым выходом блока управлени , единичный вход триггера соединен с входом блока управлени , а нулевые входы первого и второго счетчиков и первый нулевой вход триггера соединены t установочньГм входом блока управлени , выход последнего разр да первого счетчика соединен со вторым нулевым входом триггер На фиг. 1 показана структурна схема уст ройства; на фиг. 2 - функциональна схема блока управлени . Устройство содержит регистры 1 и 2 сдвига , первый второй, третий и четвертый сдвигатели 3-6, первый, второй и третий сумматоры 7-9. Блок 10 определени переполнени , блок 11 управлени , первый и второй коммутаторы 12 и 13, управл ю1шш вход 14 Блок 11 управлени содержит генератор 15 тактовых импульсов, первый и второй счетчики 16 и 17, триггер 18, вход 19 и установочный вход 20, первый и второй выходы .21 и 22. Устройство работает следующим образом. Перед началом вычислений значени А и В хран тс в регистрах 1 и 2 соответственно. В случае выполнени операции Z по о сигналу, поступающему на вход 14, коммутатор 13 соедин ет выход сумматора 8 со входом регистра 1, а коммутатор 12 соедин ет вход сумматора 8 с выходом сдвигател -3. При этом устройство работает по формулам О).д в случае выполнени операции Z у по сигналу, поступающему на вход 14, коммутатор 13 соедин ет выход сумматора 9 со йходом регистра 1, а коммутатор 12 соедин ет вход сумматора 8 с выходом сдвигател 6. При этом делитель обрабатываетс по формуле (f.( Тогда при значени . Хр- Z. С началом очередной итерации сдвигатели 4-6 соедин ют соответствующие выходы регистров Г и 2 со входами сумматоров (вычислителей ) 7-8 и сумматора 9 таким образом, что выхрдов,регистров поступают значени х|.2 xj-f ,yj 2. Значени xj и vj с выходов младщих разр дов регистров 1 и 2 поступают на вторые входы сумматоров (вычислителей), где в соответствии со значением оператора |. поступающим из блока управлени И, суммируютс (вычитаютс ) с xj и vj 2 соответственно . Результат с выхода сумматора (вычитател ) 8 поступает на сумматор 9 и складываетс с величиной xj 2 Новые значени и yj4-t записываютс в свои регистры , а величина поступает в блок 10 определени переполнени , в котором анализируетс знаковый разр д (разр ды) числа У|4-4. Сигнал о наличии или отсутствии переполнени поступает в блок 11 управлени дл выработки f,Процесс повтор етс до вьшолнени заданного количества итераций. В конце операции результат Хп и Z может бьпь выведен из устройства . Блок И управлени предназначен дп синхронизации работы отдельных блоков устройства дл делени . На вход 20 блока управлени поступает сигнал переполнени с выхода блока 10 определени переполнени . По первому sbixpду 21 блока вьщаетс параллельный двоичный код номера итерации дл управлени блоками элементов И устройства. По второму выходу 22 блока вьщаетс сигнал 6. дл управлени работой сумматоров-вычитателей. При вьздаче сигнала fj 1 сумматоры-вычитатели настраиваютс на выполнение операции вычитани , а при f Р - сложени . Импульсы генератора подаютс на вход первого счетчика по mod m, где m - число тактов одной итерации. С выхода счетчика 16 сигналы поступают на вход счетчика 17 итерации и нулевой вход триггера 18. Второй счетчик 17 осуществл ет подсчет итераций по mod п, где п - число итераций при выполнении операции делени . Сигнал переполнени счетчика 16 выполн ет сброс триггера. В единичное состо ние триггер 18 устанавливаетс при наличии сигнала Переполнение. Перед началом работы счетчики 16 и 17 и триггер 18 устанавливаютс в нулевое состо ние сигналом Уст.О. В начале каждой итерации триггер 18 устанавливаетс в единичное со сто ние при наличии сигнала Переполнение или остаетс в нулевом состо нии. После окон чани итерации сигнал переполнени счетчика 16 измен ет на единицу состо ние счетчика итераций 17 и сбрасывает в ноль триггер 18. После окончани последней итерации счетчики 16 и 17 и триггер 18 оказываютсй в нулевом состо нии и работа блока заканчиваетс Эффективность устройства заключаетс в ра ширении функциональных возможностей при незначительном увеличении расхода оборудовани . Формула изобретени 1. Устройство дл делени , содержащее первый и второй регистры сдвига, первый и второй сдвигатели, первый и второй сумматоры, блок определени переполнени и блок управлени , причем разр дные выходы первого регистра сдвига соединены с информационными входами первого сдвигател , разр дные выходы второго регистра сдвига соединены с внформациоииыми входами второго сдвигател , выход младшего разр да первого регистра соединен с первым входом первого сумматора , входы второго сумматора соединены с выходом младшего разр да второго регистра сдвига и выходом второго сдвигател соответ ствеино, вход второго регистра сдвига соединен с выходом второго сумматора и входом блока определени переполнени , выход которого соединен со входом блока управлени , первый выход которого соединен с упрайл ю щнм входами первого и второго сумматоров второй выход блока управлени соединен С управл ющими .входами первого и второго сдвигателей, отличающеес тем, что, с целью расширени функциональных возможностей за счет возможности получени частного от делимого и корн квадратного от делител , оно содержит третий и четвертый сдвигатели, -первый и второй коммутаторы и третий сумматор, причем информационные входы третьего и четвертого сдвигателей сое-, динены с разр дными выходами первого регистра сдвига, управл ющие входы третьего и четвертого сдвигателей соединены со вторым выходом блока управлени , выходы первого и третьего сдвигателей соединены с информационными входами первого коммутатора, вь ход четвертого сдвигател соединен с первым входом третьего сумматора, второй вход которого соединен с выходом первого сумматора , информационные входы второго коммутатора соединены с выходами первого и третьего сумматоров, управл ющие входы первого и второго коммутаторов соединены со входом признака операции устройства, выход второго коммутатора соединен со входом первого регистра сдвига, выход первого коммутатора соединен со вторым входом первого комму татора, выход третьего сумматора соединен с выходом устройства. 2. Устройство по п. 1,отлн. с тем, что блок управлени содержит ге иератор тактовых импульсов, первый и второй счетчики, Т{ птер, причем выход генератора тактовых импульсов соединен со входом первого счетчика, п-ый 11Нфо{ шшонный выход которого соединен со счетньп входом второго счетчика и нулевым входом триггера, информационные выходы которого соединены с первым выходом блока управлени , единичный выход триггера соединен со вторым выходом блока управлени , единичный вход триггере соединен с входом блока управлени , а нулевые входы пертого, второго счетчиков и тртггера соединены с установочным входом блока управлени . Источники информации, прин тые во внимание прт экспертизе 1.Авторское сввдетвльство СССР N 547765, кл. G 06 F 7/38, 1974. The invention relates to computing technology and can be used in the construction of specialized computing devices. A device for performing arithmetic operations is known (t. However, the device has limited functionality. The closest to the present invention is a device for dividing, containing registers, adders, a control unit, an overflow determination unit, and blocks of AND units 2. A disadvantage of the device is its limited functionality, since the device can perform only operations of the form Z A / B. The division process is described by the expressions xi (l + f; -2) Vi4i Y | (1 + f. 2- -), (1) where - o The operator, giving such a value Y (Y B) so that when i - n value Vn. a Xn - Z, xi A and is equal to g. + 1 when vj 1, - 1 when VI 1. The purpose of the invention is to expand the functionality of the device by including in its operations the determination of the value of the form Z The goal is achieved by the fact that the device for dividing, containing the first and second shift registers, the first and second: the shifters, the first and second adders, the overflow detection unit and the control unit, and the bit outputs of the first shift register connected to informational inputs the first shifter, the bit outputs of the second shift register are connected to the information inputs of the second shifter, output: the lower bit of the first register is connected to the first input of the first adder, the inputs of the second adder are connected to the output of the second digit of the second shift register and the second input of the second shift, respectively, input The second shift register is connected to the output of the second adder and the input overflow for determining overflow, the output of which is connected to the 39th input of the control unit, the first output of which is connected to the control the second output of the control unit is connected to the control inputs of the first and second shifters, contains the third and fourth shifters, the first and second switches and the third adder, and the information inputs of the third and fourth shifters are connected to the bit outputs of the first the shift register, the control inputs of the third and fourth shifters are connected to the second output of the control unit, the outputs of the first and third shifters are connected to the information inputs of the first switchboard a, the output of the fourth shifter is connected to the first input of the third adder, the second input of which is connected to the output of the first adder, the information inputs of the second switch are connected to the outputs of the first and third adder, the control inputs of the first and second switches are connected to the input of the device operation sign, the output of the second switch is connected with the input of the first shift register, the output of the first switch is connected to the second input of the first adder, the output of the third adder is connected to the output of the device. The control unit contains a clock pulse generator, the first and second counters, a trigger, and the clock pulse output is connected to the first counter input, the nth information output of the last bit of which is connected to the counting input of the second counter, the information outputs of which bits are connected to the first output the control unit, the single output of the trigger is connected to the second output of the control unit, the single trigger input is connected to the input of the control unit, and the zero inputs of the first and second counters and the first the zero input of the trigger is connected t by the installation input of the control unit, the output of the last digit of the first counter is connected to the second zero input trigger. In FIG. 1 shows the block diagram of the device; in fig. 2 - functional block diagram. The device contains registers 1 and 2 of the shift, the first second, third and fourth shifters 3-6, the first, second and third adders 7-9. The overflow detection unit 10, the control unit 11, the first and second switches 12 and 13, the control input 14 The control unit 11 includes a clock pulse generator 15, the first and second counters 16 and 17, the trigger 18, the input 19 and the installation input 20, the first and second outputs .21 and 22. The device operates as follows. Before starting the calculations, the values of A and B are stored in registers 1 and 2, respectively. In the case of performing operation Z on a signal input to input 14, the switch 13 connects the output of the adder 8 to the input of the register 1, and the switch 12 connects the input of the adder 8 to the output of the shifter -3. In this case, the device operates according to the formulas O). This divider is processed according to the formula (f. (Then with a value of Xp-Z. With the beginning of the next iteration, the shifters 4-6 connect the corresponding outputs of the registers G and 2 to the inputs of the adders (calculators) 7-8 and the adder 9 in such a way that registers are given the values | .2 xj-f, yj 2. The values of xj and vj from the output The lower bits of registers 1 and 2 are fed to the second inputs of adders (calculators), where, according to the value of the operator, the incoming from the AND control unit are summed (subtracted) from xj and vj 2, respectively. Result from the output of the adder (subtractor) 8 enters the adder 9 and adds up with the value of xj 2 New values and yj4-t are written in their registers, and the value enters the overflow block 10, which analyzes the sign bit (discharge) of the number Y | 4-4. The signal about the presence or absence of overflow enters the control unit 11 to generate f. The process is repeated until the specified number of iterations is completed. At the end of the operation, the result of Xn and Z can be removed from the device. The block and control is designed to synchronize the operation of individual units of the device for dividing. The control unit input 20 receives an overflow signal from the output of the overflow detection unit 10. On the first block of block 21, a parallel binary code of the iteration number is inserted to control the blocks of the AND units of the device. The second output of the block 22 provides a signal 6. to control the operation of the subtractors. When the signal fj 1 is incremented, the subtractors are adjusted to perform the subtraction operation, and for f P - the addition. The generator pulses are fed to the input of the first counter modulo m, where m is the number of clock cycles of one iteration. From the output of the counter 16, the signals are fed to the input of the iteration counter 17 and the zero input of the trigger 18. The second counter 17 performs counting of iterations modulo n, where n is the number of iterations when performing the division operation. The overflow signal of the counter 16 performs a trigger reset. In one state, the trigger 18 is set when the Overflow signal is present. Before starting the operation, the counters 16 and 17 and the trigger 18 are set to the zero state by the signal Set.O. At the beginning of each iteration, the trigger 18 is set to one with a signal overflow or remains in the zero state. After the iteration ends, the overflow signal of the counter 16 changes the state of the iteration counter 17 to one and resets the trigger 18 to zero. After the last iteration, the counters 16 and 17 and the trigger 18 are in the zero state and the unit ends. The efficiency of the unit is expanded functionality with a slight increase in equipment consumption. Claim 1. A dividing device comprising first and second shift registers, first and second shifters, first and second adders, an overflow detection unit and a control unit, wherein the bit outputs of the first shift register are connected to the information inputs of the first shift, the bit outputs of the second the shift register is connected to the external inputs of the second shift; the low-order output of the first register is connected to the first input of the first adder; the inputs of the second adder are connected to the output of the low-order a row of the second shift register and the output of the second shift of the correspondingly, the input of the second shift register is connected to the output of the second adder and the input of the overflow detection unit, the output of which is connected to the input of the control unit, the first output of which is connected to the direct connectors of the first and second adders second output the control unit is connected with control inputs of the first and second shifters, characterized in that, in order to expand the functionality due to the possibility of obtaining the quotient from the dividend and square divider; it contains the third and fourth shifters, the first and second switches and the third adder, and the information inputs of the third and fourth shifters are connected to the bit outputs of the first shift register, the control inputs of the third and fourth shifters are connected to the second the output of the control unit, the outputs of the first and third shifters are connected to the information inputs of the first switch, and the fourth shift is connected to the first input of the third adder, the second input of which is connected With the output of the first adder, the information inputs of the second switch are connected to the outputs of the first and third adders, the control inputs of the first and second switches are connected to the input sign of the operation of the device, the output of the second switch is connected to the input of the first shift register, the output of the first switch is connected to the second input of the first switch the switch, the output of the third adder is connected to the output of the device. 2. The device according to claim. 1, ex. so that the control unit contains a clock pulse generator, the first and second counters, T {pter, the output of the clock generator is connected to the input of the first counter, the nth 11Nfo {shshonny output of which is connected to the counting input of the second counter and zero trigger input , whose information outputs are connected to the first output of the control unit, the single output of the trigger is connected to the second output of the control unit, the single input of the trigger is connected to the input of the control unit, and zero inputs of the first, second counters and t tggera connected to the input of the installation control unit. Sources of information taken into account prt examination 1. Authors svtvotllstvstv USSR N 547765, cl. G 06 F 7/38, 1974.
2.Авторское «зидетельство СССР N 570054, кл. G 06 F 7/52, 1975 (прототип).2. Author's “testimony of the USSR N 570054, cl. G 06 F 7/52, 1975 (prototype).