Claims (2)
Изобретение относитс к вычислительной технике и может использовать с в специализированных цифровых вычислительных машинах, работающих в двоичной системе .счислени с числами с фиксированной зап той. Известны арифметические устройства дл сложени и умножени , содержа щие регистры, комбинационный сумматор , устройство управлени и устройство анализа переполнени разр дной сетки. В процессе умножени в таких устройствах дл исключени потерь единиц, возникающих при переполненит х, либо осуществл ют предварительный сдвиг множимого вправо на один разр д., либо примен ют специальные схемы анализа и коррекции 1 и 2. Недостатками таких устройств вл етс неоднозначность определени переполнени при сложении и умножении и сложна структура. Наиболее близким техническим реше нием к изобретению вл етс арифмети ческое устройство, содержащее регист слагаемого и регистр результата, одноразр дный сумматор, линию задержки схему анализа перепрлнени разр дной сетки и блок управлени 2. Недостатком этого устройства вл етс сложность проведени коррекции знака результата в случае переполнени разр дной сетки и организации а:рифметических модифицированных сдвигов в операци х умножени и делени . Цель изобретени - снижение аппаратурных затрат при организации коррекции результата. Это достигаетс тем, что в арифметическое устройство, содержащее первый и второй регистры, регистр результата и комбинационный сумматор , причем выход первого регистра и выход регистра результата подключены к входам комбинационного сумматора , выход которого соединен с входом регистра результата, младший разр д которого подключен к знаковому разр ду второго регистра, дополнительно введены первый, второй, третий и четвертый элементы И и триггер, причем первые входы первого и четвертого , второго и третьего злементов И подключены соответственно к единичноИУ и нулевому выходам знакового разр да регистра результата, вторые входы первого и третьего, второго и четвертого элемента И соединены соответственно с нулевым и единичным выходами знакового разр да первого регистра , выходы первого и второго, третьего и четвертого элементов И подключены соответственно к установленным в. единицу и нуль входам триггера , первый вход которого подключен к нулевому выходу сигнала переноса комбинационного сумматора, а выход триггера - к знаковому разр ду регистра результата. . На чертеже представлена структурна схема предлагаемого арифметического устройства. Арифметическое устройство имеет первый регистр 1, регистр реэульта;та 2, комбинационный сумматор 3, в1о рой регистр 4, элементы И 5-8 и триг гер 9. Перед началом выполнени операции сложени в регистре. хранитс одно слагаемое, в регистре 2 - второе, причем разр дные шины первого и второго регистров подключены к входным шинам комбинационного сумматора 3, выходные шины которого подключены к регистру результата 2, Оба операнда представл ют собой двоичные числа с фиксированной зап той , записанные в дополнительном коде . Дл заплети знака чисел в регистрах 1 и 2 и в Комбинационном сумМаг торе 3 используетс по одному знаковому разр ду. Установка триггера 9 перед сложением производитс по следующему правилу: если знаковые разр ды регис гров, 1 и 2 совпадают, то триггер-устанавливаетс в нуль если знаковые разр ды регистров 1 и 2 отличаютс , то триггер устанавливаетс в единицу.. Если в конце сложени возникает перенос из нулевого разр да цумматора , то со{1ержимое триггера инвертируетс . Результат суммировани записывает с в регистре результата The invention relates to computer technology and can be used in specialized digital computers operating in binary systems with fixed-number numbers. Arithmetic devices for addition and multiplication are known, containing registers, a combination adder, a control unit and a device for analyzing the overflow of a discharge grid. In the process of multiplying in such devices, to eliminate losses of units that occur during overflows, either they multiply the right multiplier by one bit, or use special analysis and correction schemes 1 and 2. The disadvantages of such devices are ambiguity in determining overflow addition and multiplication and complex structure. The closest technical solution to the invention is an arithmetic unit containing a register of the summand and a result register, a one-bit adder, a delay line of the grid reversal analysis circuit and a control unit 2. The disadvantage of this device is the difficulty of correcting the sign of the result in the case of overflow grid size and organization a: rhyme modified shifts in multiplication and division operations. The purpose of the invention is to reduce hardware costs in organizing the result correction. This is achieved in that the arithmetic unit containing the first and second registers, the result register and the combinational adder, the output of the first register and the output of the result register connected to the inputs of the combinational adder, the output of which is connected to the input of the result register, the least significant bit of which is connected to the sign the second register, additionally introduced the first, second, third and fourth elements of And and the trigger, with the first inputs of the first and fourth, second and third elements And connected respectively naturally, to the unit and zero outputs of the sign bit of the result register, the second inputs of the first and third, second and fourth elements of And are connected respectively to the zero and single outputs of the sign bits of the first register, and the outputs of the first and second, third and fourth elements of And are connected respectively to the set at. the one and zero trigger inputs, the first input of which is connected to the zero output of the transfer signal of the combinational adder, and the trigger output - to the sign bit of the result register. . The drawing shows a structural diagram of the proposed arithmetic unit. The arithmetic unit has the first register 1, the register of the reeult; that 2, the combination adder 3, the first register 4, the elements of AND 5-8 and the trigger 9. Before starting the operation of addition in the register. one addendum is stored, in register 2 - the second, the bit buses of the first and second registers are connected to the input buses of the combinational adder 3, whose output buses are connected to the result register 2, both operands are binary numbers with a fixed comma written in the additional code. For capturing the sign of numbers in registers 1 and 2 and in Combination Sum Magor 3, one sign bit is used. Setting trigger 9 before addition is done according to the following rule: if the sign bits are registered, 1 and 2 match, then the trigger is set to zero if the sign bits of registers 1 and 2 are different, then the trigger is set to one. If at the end of the add transferring from the zero bit of the cummator, then the {triggered trigger is inverted. The result of the summation is written in the result register.
2. В случав переполнени разр дной .сетки арифметического устройства, содержимое TpHrtepoB 9 и знакового разр да регистра результата 12 не совпадает. При выполнении операции умножени в исходном состо нии в регистре 1 хранитс множимое, в,,регистре 4 Множитель . Промежуточна сумма частичнйх произведений накапливаетс в регистре 2 и при сдвиге вправо младша йасть ее переходит в старшие раз р дьГ регистра 4. Триггер 3 участвует в накоплении сумм частичных произведений в модифицированном дополнительнее коде и используетс дл осуществлени моди . фицироваиного сдвига вправо. Знак произведени вырабатываетс автомати чески в ходе перемножени сомножите лей и произведение получаетс в коде со;ответстйуимем его знаку. Перед началом умножени обнул етс триггер 3 и регистр 2 частичных произведений. В каждом такте умножени анализируетс младший разр д множител . Если он равен единице, то множимое, расположенное в регистре 1, складываетс с содержимым регистра 2, как при операции сложений, где накапливаетс сумма частичных произведений . Далее осуществл етс операци сдвига.. .. Содержимое триггера 9 регистров ч:астичных произведений и множител 4 сдвигаетс арифметически вправо на один разр д. Циклический процесс умножени повтор етс до выполнени заданного количества итераций. После п-го сдвига, где п число двоичных разр дов сомножителей, знаковый разр д множител переместитс в младший его разр д, по которому осуществл етс корректирующий шаг. Если младший разр д множител равен нулю, то коррекции нет. В противг ном случае имеет место коррел ци : инвертированное содержимое регистра множимого 1, увеличенное на единицу, суммируетс с содержимым регистра 2 частичных произведений. После окончани умножени старшие разр ды произведени располагаютс в регистре 2, младглие разр ды - в старших разр дах регистра 4. Формула изобретени Арифметическое устройство, содержащее первый и второй регистры, регистр результата и комбинационный сумматор, причем выход первого регистра и выход регистра результата подключены к соответствующим входам комбинационного сумматора, выход которого соединен с входом регистра результата , младший разр д.которого подключен к знаковому разр ду второго регистра, отличающеес тем, что, с целью снижени аппаратурных затрат, в устройство дополнительно введены первый, второй, третий и четвертый элементы И и триггер, причём первые входы первого и четвертого , второго и третьего элементов И подключены соответственно к единичному и нулевому выходам знакового разр да регистра результата, вторые входы первого и третьего, второго и четвертого элементов И соединены соответственно с нулевым и единичным выходами знакового разр да первого регистра, выходы первого и второго, третьего и четвертого элементов И подключены соответственно к установленным в единицу и нуль входам триггера , первый вход которого подключен к нулевому выходу сигнала переноса2. In the event of overflow of the bit grid of the arithmetic unit, the contents of TpHrtepoB 9 and the sign bit of the register of result 12 do not match. When the multiplication operation is performed, the multiplicator is stored in register 1 in register 1, register 4 multiplier. The intermediate amount of partial products is accumulated in register 2 and when shifted to the right, the younger one goes to the highest digits of register 4. Trigger 3 participates in the accumulation of the amounts of partial products in the modified additional code and is used to implement the mod. shift to the right. The symbol of the product is generated automatically during the multiplication of the factors and the product is obtained in the code with, corresponding to its sign. Prior to multiplying, trigger 3 and the register of 2 partial products are zeroed. In each multiplication cycle, the least significant multiplier is analyzed. If it is equal to one, then the multiplicand located in register 1 is added to the contents of register 2, as in the operation of additions, where the sum of partial products accumulates. Next, a shift operation is performed .. .. The contents of the 9 register h: the astronomical products and multiplier 4 are shifted arithmetically to the right by one bit. The cyclic multiplication process is repeated until the specified number of iterations is performed. After the n-th shift, where n is the number of binary bits of the factors, the sign bit of the multiplier will move to its least significant bit, along which the corrective step is taken. If the least significant multiplier is zero, then there is no correction. In the opposite case, there is a correlation: the inverted contents of the register of multiplicand 1, increased by one, is summed with the contents of the register of 2 partial products. After the end of multiplication, the higher bits of the product are located in register 2, the younger bits are located in the higher bits of register 4. Formula of the invention The arithmetic unit containing the first and second registers, the result register and the combinational adder, the output of the first register and the output of the result register are connected to the corresponding inputs of the combinational adder, the output of which is connected to the input of the result register, the least significant bit of which is connected to the sign bit of the second register, characterized in that To reduce hardware costs, the device additionally introduces the first, second, third, and fourth elements AND and the trigger, the first inputs of the first and fourth, second and third elements AND are connected respectively to the unit and zero outputs of the sign bit of the result register, the second inputs of the first and the third, second and fourth elements And are connected respectively with zero and single outputs of the sign bit of the first register, the outputs of the first and second, third and fourth elements And connected corresponding It can be connected to the trigger inputs that are set to one and zero, the first input of which is connected to the zero output of the transfer signal
кс 1бинационного сумматора, а выход триггера - к энаковту разр ду регистра результата.kc 1 is a binational adder, and the output of the trigger is to enakovt the register of the result.
Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination
1,Дроздов Е. А., Комарницкий В.А, и П тибратов А. П. Электронные вычислительные машины ЕС. - М., 1976.1, Drozdov, E.A., Komarnitsky, V.A., and Pibratov, A.P., EU Electronic Computers. - M., 1976.
2,Авторское свидетельство СССР2, USSR author's certificate
№ 429423, кл. G Об F 7/54, 1975 (прототип ) .No. 429423, cl. G About F 7/54, 1975 (prototype).