SU491129A1

SU491129A1 - Device for raising binary numbers to the third degree

Info

Publication number: SU491129A1
Application number: SU1993686A
Authority: SU
Inventors: Виталий Петрович Боюн; Леонид Григорьевич Козлов
Original assignee: Ордена Ленина Институт Кибернетики Ан Украинской Сср
Priority date: 1974-02-01
Filing date: 1974-02-01
Publication date: 1975-11-05

Description

1one

Изобретение относитс к области автоматики и вычислительной техники и может быть использовано при реализации технических средств дискретной автоматики и ЦВМ.The invention relates to the field of automation and computer technology and can be used in the implementation of the hardware of discrete automation and digital computers.

Известны устройства дл возведени двоичных чисел в третью степень, содержащие двоичный счетчик, элементы задержки, два сумматора , группы элементов «И. Входна шина соединена через два элемента задержки с одним из входов первой группы элементов «И, другие входы которых подключены к выходам первого сумматора, а выход - к одним из 113 входов вторго сумматора. Выход второго элемента задержкн подключен к одним входам второй группы элементов «И, другие входы которых соединены с выходами двоичного счетчика, а выходы - с одним из вхохлов первого сумматора.BACKGROUND OF THE INVENTION Devices for raising binary numbers to a third power are known, containing a binary counter, delay elements, two adders, and groups of I. The input bus is connected through two delay elements with one of the inputs of the first group of elements “AND, the other inputs of which are connected to the outputs of the first adder, and the output to one of the 113 inputs of the second adder. The output of the second element of the delay is connected to one input of the second group of elements “AND, the other inputs of which are connected to the outputs of the binary counter, and the outputs to one of the first adders.

Известные устройства содержат большое количество оборудовани .The known devices contain a large amount of equipment.

С целью упрощени устройства, в нел входна щина соединена со входом второго сумматора и с одним из входов третьей группы элементов «И, другие входы которых соединены с выходами двоичного счетчика, а выход - с другими входами первого сумматора, выход первого элемента задержки подключен также ко входу двоичного счетчика.In order to simplify the device, the input terminal is connected to the input of the second adder and to one of the inputs of the third group of elements “AND, the other inputs of which are connected to the outputs of the binary counter, and the output to the other inputs of the first adder, the output of the first delay element is also connected to input binary counter.

Блок-схема предложенного устройства представлена на чертеже.The block diagram of the proposed device is shown in the drawing.

Устройство содержит двоичный счетчик 1, сумматоры 2 и 3, группы схем «И 4 и элементы задержки 5.The device contains a binary counter 1, adders 2 and 3, a group of circuits "And 4 and the delay elements 5.

Устроргство работает следующим образом.Ustorgstvo works as follows.

Начальное состо ние двоичного счетчика 1 и сумматоров 2 н 3 - нулевое. Двоичное число (X), представленное последовательностью импульсов, поступает на входную шину устройства 6. С приходом первого импульса к содержимому второго сумматора прибавл етс единица, а содержимое счетчика 1 передаетс через группу элементов «И 4 и прибавл етс к содержимому первого сумматора 3. Входной импульс проходит через второй элемент задержки 5 и открывает вторую группу элементов «И 4, через которые содержимое счетчика 1 передаетс на вход сумматора 3 со сдвигом на один разр д влево. Таким образом, к предыдущему значению в сумматоре 3 прибавл етс утроенное содержимое счетчика 1. Затем входной импульс проходит через первый элемент задержки 5, прибавл ет единицу младшего разр да к содержимому счетчика 1 и открывает первую группу элементов «И 4, разреша передачу кода с выхода сумматора 3 на вход сумматора 2 со сдвигом на один разр д влево.The initial state of binary counter 1 and adders 2 and 3 is zero. The binary number (X), represented by a sequence of pulses, goes to the input bus of device 6. With the arrival of the first pulse, one is added to the contents of the second adder, and the contents of counter 1 is transmitted through the AND 4 group of elements and added to the contents of the first adder 3. Input the pulse passes through the second delay element 5 and opens the second group of AND 4 elements, through which the contents of counter 1 is transmitted to the input of the adder 3 with a shift of one bit to the left. Thus, the three times the contents of counter 1 is added to the previous value in adder 3. Then the input pulse passes through the first delay element 5, adds a low-order bit to the contents of counter 1, and opens the first group of 4 elements, allowing the code from the output adder 3 to the input of adder 2 with a shift of one bit left.

Аналогичные вычислени провод тс дл каждого импульса, поступившего на входную шину устройства. После поступлени X импульсов в счетчике 1 и в сумматоре 2 накапливаютс значени величин X i Х соответственно .Similar calculations are performed for each pulse arriving at the device input bus. After the arrival of X pulses in the counter 1 and in the adder 2, the values of the values X i X are accumulated, respectively.

Предмет изобретени Subject invention

Устройство дл 1возведени двоичных чисел в третью степень, содержащее двоичный счетчик , элементы задержки, два сумматора, группы элементов «И, причем входна шина устройства соединена через два элемента задержки с одним из входов первой группы элементов «И, другие входы которых подключены к выходам первого сумматора, а выходы -The device for the first binary numbers in the third degree, which contains a binary counter, delay elements, two adders, groups of elements "And", and the input bus of the device is connected through two delay elements with one of the inputs of the first group of elements "And, the other inputs of which are connected to the outputs of the first adder, and outputs -

к одним из входов второго сумматора, выход второго элемента задержки подключен к одним из входов второй группы элементов «И, другие входы которых соединены с выходами двоичного счетчика, а выходы - с одними из входов первого сумматора, отличающеес тем, что, с целью упрощени устройства, в нем входна шина соединена со входом второго сумматора и с одними входами третьей группы элементов «И, .другие входы которых соединены с выходами двоичного счетчика, а выходы - с другими входами первого сумматора , выход первого элемента задержки подключен также ко входу двоичного счетчика.to one of the inputs of the second adder, the output of the second delay element is connected to one of the inputs of the second group of elements AND, the other inputs of which are connected to the outputs of the binary counter, and the outputs to one of the inputs of the first adder, characterized in that, in order to simplify the device , in it the input bus is connected to the input of the second adder and with one input of the third group of elements “AND, whose other inputs are connected to the outputs of the binary counter, and the outputs to other inputs of the first adder, the output of the first delay element n also to the input of the binary counter.

f f f f