Claims (3)
Наиболее близким по технической сущности к изобретению вл етс устройство , содержащее блок управлени . 3 и в каждой .строке генератор, функции, выходы которого через группу преобразователей кода соединены с первыми входами сумматора, выход которого по ключен ко тзходу регистра иев зки, выход которого соединен с первым входо первого элемента задержки и с первым входом узла выделени знака, выход которого подключен к первому входу второго элемента задержки, к первому входу реверсивного счетчика и к управл ющим входам преобразователей кода всех строк, вход генератора фун ции каждой строки соединен с первым выходом блока управлени , второй выход которого соединен со вторым вход узла выделени знака каждой строки, выход первого элемента задержки соединен со вторым входом сумматора, третий вход которого подключен к выходу второго элемента задержки. В устройстве реализуетс модифицированный метод последовательных приближений решени интегральных уравнений, в котором неизвестна функци на к+1 итераций ищетс в дискретных точках (j3j. Недостатком известного устройства вл етс низкое быстродействие , так как число итераций, которое необходимо вьтолнить, чтобы получить решение интегрального уравнени , пропорционально , и при р )10 оно может достигать большой величины, что ведёт .к резкому уве- лиуению времени счета, где д- - основание системы счислени , р - разр дность представлени чисел. Цель изобретени - п; овьппение быст :родействи устройства. Поставленна цель достигаетс тем, что в многоканальное устройство дл решени интегральных уравнени содержащее блок упрайлени и в каждом канале генератор функции, выходы которого подключены соответственно к входам шифраторов кода, выходы которых соединены с первой группой входов сумматора, выход которого под ключен ко входу регистра нев зки, выход которого соединен с первыми вх дами первого элемента задержки и узла вьщелени знака, выход которого подключен к первым входам второго элемента задержки и реверсивного сче чика и к управл ющим входам соответ ствук цих шифраторов кода каждого ка нала, вход генератора функции каждого канала соединен с первым выходом 1 блока управлени , второй выход которого соединен со вторым входом узла вьщелени знака каждого канала, выходы первого и второго элементов задержки каждого канала соединены соответственно со вторым и третьим входами сумматора каждого канала, введены счетчик и блок сравнени нев зок, вход которого соединен с Выходом сумматора каждого канала, первый выход . блока сравнени нев зок подключен к входу блока управлени , второй выходсоединен со вторым входом реверсивного счетчика каждого канала и со входом- счетчика, выход которого подключен ко вторым входам первого и второго элементов задержки каждого канала . Блок сравнени нев зок в устройстве содержит регистры, узлы сравнени , элемент задержки, и сумматор нев зок, выход которого соединен с первыми входами первого и второго узлов сравнени и через элемент задержки подключен к входу первого регистра , выход которого подключен к второму входу первого узла сравнени , ВЫХОД которого вл етс вторым выходом блока, выход второго регистра подключен ко второму входу второго узла сравнени , выход которого вл етс первым выходом блока, вход сумматора нев зок вл етс входом блока. Блок управлени содержит счетчик, дешифратор, элемент И;, генератор импульсов , выход которого соединен с первьм входом элемента И, второй вход которого вл етс входом блока , выход элемента И соединен с входом счетчика, выход которого подключен к входу дешифратора, первый и второй выходы которого вл ютс соответственно первым и вторым выходами блока. На фиг. 1 представлена блок-схема устройства; на фиг. 2 - схема блока сравнени нев зок; на фиг. 3 в качестве примера показана схема блока управлени . .Устройство содержит генераторы функции 1, шифраторы 2 кода, сумматор 3, регистр 4 нев зки, узел 5 вьщелени знака, реверсивный счетчик 6, элементы 7 и 8 задержки, счетчик 9, блок 10 управлени , блок 11 сравнени нев зок, сумматор 12 нев зок, узлы 13 и 14 сравнени , регистры 15 и 16, элемент 17 задержки, дешифратор 18, счетчик 19, элемент И 20 генератор 21 импульсов, В устройстве реализуетс модифицированный метод последовательных приближений. Приращение функции вычисл етс по формуле ,(. И,Ч H,ecAnCt a),(X)l, к pl U rv l : V Icr (Ч М ,..t.|t)l , 1, 2, ... ЕХ,(Х,-)Величина нев зки. Начальное значение величины- приращени искомой функции равно едини це старшего разр да, В дальнейшем . на каждой итерации вычисл етс сумма модулей нев зок дл всех точек, где вычисл етс функци . Эта сумма сравниваетс с такой же суммой, полученной на предьщущей итерации. Ве личина приращени в зависимости от результата сравнени этих сумм.или остаетс неизменной, или уменьшаетс в 9- раз. Итерационный процесс закан чиваетс , если выполн етс условие П ..(Х,)| 4 Г , где г. - заданна точность решени и тегрального уравнени . - Устройство работает следующим об разом,. Перед началом работы начальное приближение функции заноситс в реверсивные счетчики 6, а соответству ющее ему значение нев зок -.в регистры нев зок 4, которые имеют раз р дность 2р.В счетчик 9 заноситс веЛичина т, котора определ етс из соотношени g ЯН (h - шаг интегрировани ) , В блок сравнени нев зок 11 зaнoc tc величины Е r3/f (х.)/ и г. При выполнении очередной итерации по сигналу с блока 10 управлени узел 5 каждого канала выдел ет знак нев зки, которьй поступает на первый вход реверсивного счетчика 6, что равносительно подаче в не го приращени . В счетчике 6 каждого канала приращение функции суммирует с со значением функции, полученным 16 на предыдущей итерации. Знак нев зки в каждом канапе поступает через г лемент 8 задержки, на вход сумматора 3 и на управл ющие входы соответствующих шифраторов 2 кода; По поманде с блЪка 10 генераторы функции 1 в каждом канале начинают выдавать параллельно значени младшими разр дами вперед. Эти значени поступают, на входы сумматоров 3 через шифраторы 2, где учитьгоаютс знаки нев зок, В зависимости от этих знаков значени суммируют( или вычитаютс в сумматорах 3, На вторые входы сумматоров З поступают с задержкой значени нев зок , а на третьи входы - знаки Tek же нев зок с задержкой. .Этим -достигаетс получение на выходе сумматоров 3 значений нев зок, которые занос тс дл хранени в соответствующие регистры нев зки 4. С выхода сумматоров 3 нев зки поступают также в блок 11 сравнени нев зок, где происходит вычисление величины Е и сравнение ее с величинами г и Е..Если Е|,г, то итерационный процесс решени интегрального уравнени на этом заканчиваетс . Сигнал с блока 1I поступает в блок 10 управлени , который останавливает работу устройства. При EJ, сигнал с блока 11 поступает в реверсивный счетчик 6 каждого канала, где происх®дит сдвиг содержащейс в нем информации на один разр д в сторону старшего разр да, и на счетчик 9, при этом добавл етс единица к его содержимому . Соответственно увеличитс на один такт величина задержки, осуществл емой элементами 7 и 8. После выполнени к-ой итерации в реверсивных счетчиках 6 содержатс значени функции, а в регистрах 4 нев зок - значени соответствующих нев зок. Последующие итерации выполн ютс аналогич но. Блок 11 сравнени нев зок работает следуюш им образам. Перед началом работы в регистр 15 заноситс начальна величина Е, а во второй 16 - величина г. При выполнении очередной итерации значени нев зок поступают на сумматор 12, где вычисл етс величина Е. Эта величина сравниваетс в узле 14 сравнени с величиной г, котора характеризует точность решени интегрального уравнени . Если Е, г, то процесс счета заканчиваетс , С выхода узла 14 сигнал поступает в блок 10 ynpasлени , который останавливает работу устройства.В первом узле 13 сравнени величина Е (« сравниваетс с велич ной Ец, котора была вычислена на предыдущей итерации и занесена дл хранени в регистр 15. При Е -, с выхода узла 13 сигнал поступает в счетчик 9 и на реверсивный счетчик 6 каждого канала, при ,игнал с выхода узла 13 не поступает. После сравнени величина Е через элемент i7 задержки заноситс дл хранени в регистр 15. На последующих итераци х блок 11 работает аналогично. В блоке управлени генератор 21 импульсов посто нно вырабатывает импульсы , которые через элемент И 20 поступают на счетчик 19. При нулевом состо нии счетчика 19 сигнал с д шифратора 18 поступает к узлам 5 выделени знака каждого канала, когда же в счетчике 19 код числа от 1 до р, сигналы с дешифратора 18 поступают к генераторам функции . При поступлении сигнала от блока 11 сравнени нев зок на элемент И 20, последний запрещает прохождение импуль сов с генератора 21 импульсов, останавлива работу всего устройства. Формула изобретени 1. Многоканальное устройство дл решени интегральных, уравнений, содержащее блок управлени и в каждом канале генератор фукнции, выходы ко торого подключены соответственно к входам шифраторов кода, выходы кото рых соединены с первой группой входов сумматора, выход которого подключен ко входу регистра нев зки, в ход которого соединен с первыми вхо ми первого элемента задержки и узла выделени знака, выход которого под ключен к первым входам второго элемента задержки и реверсивного счетч ка и к управл ющим входам соответст ющих шифраторов кода каждого канала вход генератора функции каждого кан ла соединен с первым выходом блока управлени , второй выход которого соединен со вторым входом узла выделени знака каждого кан па, выход первого и второго элементов задержки каждого канала соединены соответ 21 ственно со вторым и третьим входами сумматора каждого канала, отличающеес тем, что, с целью повьшени быстродействи , в него введены счетчик и блок сравнени нев зок, вход .которого соединен с выходом сумматора каждого канала, первый выход блока сравнени нев зок подключен к входу блока управлени , второй выход - соединен со вторым входом реверсивного счетчика каждого канала и со входом счетчика, выход которого подключен ко вторым входам первого и второго элементов задержки каждого канала. 2. Устройство по п. 1, отличающеес тем, что блок сравнени нев зок содержит регистры, узлы сравнени , элемент задержки, и сумматор нев зок, выход которого соединен с первыми входами первого и второго узлов сравнени и через элемент задержки подключен к входу первого регистра, выход которого подключен к второму входу первого узла сравнени , выход которого вл етс вторым выходом блока, выход второго регистра подключен ко второму входу второго узла сравнени , выход которого вл етс первым выходом блока, вход сумматора нев зок вл етс входом блока . 3. Устройство по п. 1, отличающеес тем, что блок управлени содержит счетчик, дешифратор, элемент И, генератор импульсов выход которого соединен с первым входом эле мента И, второй вход которого вл етс входом блока, выход элемента И соединен с входом счетчика, выход которого подключен к входу дешифратора, первый и второй выходы которого вл ютс соответственно первым и вторым выходами блока. Источники информации, прин тые во внимание при экспертизе 1.Майоров Ф.В. Электронные цифровые интегрирующие машины. М., Машгиз,1962 , с. 105. The closest in technical essence to the invention is a device containing a control unit. 3 and in each row generator, functions whose outputs through a group of code converters are connected to the first inputs of the adder, whose output is connected to the register output, the output of which is connected to the first input of the first delay element and to the first input of the character extraction node, output which is connected to the first input of the second delay element, to the first input of the reversible counter and to the control inputs of the code converters of all rows, the input of the generator of each row is connected to the first output of the control unit, the second in The output of which is connected to the second input of the character extraction node of each line, the output of the first delay element is connected to the second input of the adder, the third input of which is connected to the output of the second delay element. The device implements a modified method of successive approximations of solving integral equations, in which an unknown function on k + 1 iterations is searched for at discrete points (j3j. A disadvantage of the known device is low speed, since the number of iterations that must be performed to obtain a solution to the integral equation proportionally, and at p) 10 it can reach a large value, which leads to a sharp increase in the counting time, where g is the base of the number system, p is the size of the representation sat down. The purpose of the invention is p; Fast: Rotate device. The goal is achieved by the fact that in a multichannel device for solving integral equations there is a control unit and in each channel there is a function generator, the outputs of which are connected respectively to the inputs of the code encoders, the outputs of which are connected to the first group of inputs of the adder , the output of which is connected to the first inputs of the first delay element and the node of the sign separation, the output of which is connected to the first inputs of the second delay element and the reversing counter and to the control The corresponding inputs of the code encoders of each channel, the input of the function generator of each channel is connected to the first output 1 of the control unit, the second output of which is connected to the second input of the sign node of each channel, the outputs of the first and second delay elements of each channel are connected respectively to the second and by the third inputs of the adder of each channel, a counter and a unit of comparison are introduced, whose input is connected to the Output of the adder of each channel, the first output. The comparator unit is connected to the input of the control unit, the second output is connected to the second input of the reversible counter of each channel and to the input of the counter, the output of which is connected to the second inputs of the first and second delay elements of each channel. The comparator block in the device contains registers, comparison nodes, a delay element, and an accumulator adder whose output is connected to the first inputs of the first and second comparison nodes and through the delay element is connected to the input of the first register whose output is connected to the second input of the first comparison node The OUTPUT of which is the second output of the block, the output of the second register is connected to the second input of the second comparison node, the output of which is the first output of the block, the input of the adder is not a block input. The control unit contains a counter, a decoder, an AND element; a pulse generator, the output of which is connected to the first input of the AND element, the second input of which is the input of the block, the output of the And element connected to the input of the counter, the output of which is connected to the input of the decoder, the first and second outputs which are respectively the first and second outputs of the unit. FIG. 1 is a block diagram of the device; in fig. 2 is a block comparison circuit diagram; in fig. 3 shows, as an example, a control block diagram. The device contains generators of function 1, encoders 2 codes, adder 3, register 4 failures, node 5 at sign width, reversible counter 6, delay elements 7 and 8, counter 9, control unit 10, comparison block 11, adder 12 nev Zok, comparison nodes 13 and 14, registers 15 and 16, delay element 17, decoder 18, counter 19, element 20 And a pulse generator 21, the device implements a modified method of successive approximations. The increment of the function is calculated by the formula, (. And, × H, ecAnCt a), (X) l, to pl U rv l: V Icr (CH M, .. t. | T) l, 1, 2, .. . EX, (X, -) The magnitude of the string. The initial value of the increment value of the unknown function is equal to the one of the most significant bit, Further. at each iteration, the sum of the modules is calculated for all points where the function is calculated. This amount is compared to the same amount obtained in the previous iteration. The magnitude of the increment, depending on the result of the comparison of these amounts, remains unchanged or decreases by a factor of 9. The iteration process ends if the condition P. .. (X,) | 4 G, where r is the given accuracy of the solution and the integral equation. - The device works as follows. Before starting, the initial approximation of the function is entered into the reversible counters 6, and the corresponding value of the residual is –– into registers of 4, which are 2 p. In the counter 9, a value is entered, which is determined from the ratio g ЯН (h - integration step), In the comparison block, the backbone 11 sets the tc value of E r3 / f (x) / and g. When you perform the next iteration of the signal from the control block 10, the node 5 of each channel highlights the back misfire sign that goes to the first the input of the reversible counter 6, which is equivalent to the filing in a non-incremental and. In counter 6 of each channel, the increment of the function is summed with the value of the function obtained 16 at the previous iteration. The sign of viscous in each canape enters through the delay element 8, the input of the adder 3 and the control inputs of the corresponding encoder 2 codes; According to the pommand of square 10, the generators of function 1 in each channel begin to issue in parallel with the values in the lower bits ahead. These values arrive at the inputs of the adders 3 through the encoders 2, where signs of the disorder are learned. Depending on these signs, the values are summed up (or subtracted in the adders 3, the second inputs of the adders W are delayed, the reliance is not sign, and the third inputs are signs Tek, however, is a delayed delay type. This achieves obtaining at the output of the adders 3 values of the dislocation, which are stored for storage in the corresponding registers of the ignition 4. At the output of the adders, 3 misalignments also arrive in block 11 of the comparison of the dislocation, where the calculation magnitudes and comparing it with the values of g and E..If E |, g, the iterative process of solving the integral equation ends there. The signal from block 1I goes to control block 10, which stops the device. At EJ, the signal from block 11 goes to the reversible counter 6 of each channel, where the information contained therein is shifted by one bit towards the higher bit, and to the counter 9, a unit is added to its contents. Accordingly, the value of the delay performed by elements 7 and 8 will increase by one clock cycle. After the kth iteration has been completed, the function values are contained in the reversible counters 6, and the values of the corresponding masses in the registers 4 strings. Subsequent iterations are similar. Block 11 of comparison doesn’t work in the following way. Before starting work, the initial value E is entered into register 15, and the value of the second 16. When the next iteration is carried out, the values of the bias are fed to adder 12, where the value of E is calculated. This value is compared in comparison node 14 with the value of g, which characterizes accuracy of solving the integral equation. If E, g, then the counting process ends, From the output of node 14, the signal enters unit 10 ynpas, which stops the operation of the device. In the first comparison unit 13, the value of E ("is compared with the value of Ец, which was calculated at the previous iteration and entered for storage in register 15. When E -, from the output of node 13, the signal enters counter 9 and to the reversible counter 6 of each channel, when, the signal from the output of node 13 does not arrive. After comparing, the value of E through delay element i7 is stored for storage in register 15 On subsequent iterations, block 11 is running In the control unit, the pulse generator 21 constantly generates pulses, which through element 20 arrive at counter 19. When the counter 19 is in zero, the signal from the encoder 18 goes to the character extraction channels 5 of each channel, while in counter 19 the code of the number from 1 to p, the signals from the decoder 18 are sent to the function generators.When the signal from the comparison unit 11 is received, the signal to the element And 20, the latter prohibits the passage of pulses from the generator of 21 pulses, stopping the operation of the entire device. Claim 1. A multichannel device for solving integral equations containing a control unit and in each channel a generator of a function, the outputs of which are connected respectively to the inputs of code encoders, the outputs of which are connected to the first group of inputs of the adder, the output of which is connected to the input of the sleep register in the course of which is connected to the first inputs of the first delay element and the node for the selection of the sign, the output of which is connected to the first inputs of the second delay element and the reversible counter and to the control inputs from the corresponding code encoders for each channel; the input of the function generator of each channel is connected to the first output of the control unit, the second output of which is connected to the second input of the node for selecting the sign of each channel; the output of the first and second delay elements of each channel are respectively connected with the second and third inputs an adder for each channel, characterized in that, in order to improve speed, a counter and a comparison unit are entered into it, the input of which is connected to the output of the adder of each channel; the first output of the unit is compared tim Neuve straps connected to the input of the control unit, the second output - is connected to the second input of the reversible counter of each channel input from the counter and whose output is connected to the second inputs of the first and second delay elements each channel. 2. The device according to claim 1, characterized in that the comparator block of the symbol includes registers, comparison nodes, a delay element, and an accumulator adder, the output of which is connected to the first inputs of the first and second comparison nodes and through the delay element connected to the input of the first register The output of which is connected to the second input of the first comparison node, the output of which is the second output of the block, the output of the second register is connected to the second input of the second comparison node whose output is the first output of the block, the input of the restraint is block move. 3. The device according to claim 1, wherein the control unit comprises a counter, a decoder, an element AND, a pulse generator whose output is connected to the first input of the element AND, the second input of which is the input of the block, the output of the element And is connected to the input of a counter, the output of which is connected to the input of the decoder, the first and second outputs of which are respectively the first and second outputs of the block. Sources of information taken into account in the examination 1. Maiorov F.V. Electronic digital integrating machines. M., Mashgiz, 1962, p. 105
2.Верлань А.Ф. Методы решени интегральных -уравнений на аналоговых вычислительных машинах. Киев, 1972, с. 161, 163. 2.Verlan A.F. Methods for solving integral equations on analog computers. Kiev, 1972, p. 161, 163.
3.Авторское свидетельство СССР по за вке К 2614987/18-24, кл. G 06 F 15/32, 1978.3. Author's certificate of the USSR according to the application K 2614987 / 18-24, cl. G 06 F 15/32, 1978.
Фиг.11
К S/iOKuM 6,§K S / iOKuM 6, §
1212
/f Апаку 6/ f Apaku 6
nxz:.nxz:
/ГЛю ом/ Hm