SU1252792A1 - Device for solving sets of linear differential equations - Google Patents
Device for solving sets of linear differential equations Download PDFInfo
- Publication number
- SU1252792A1 SU1252792A1 SU853862527A SU3862527A SU1252792A1 SU 1252792 A1 SU1252792 A1 SU 1252792A1 SU 853862527 A SU853862527 A SU 853862527A SU 3862527 A SU3862527 A SU 3862527A SU 1252792 A1 SU1252792 A1 SU 1252792A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- group
- control unit
- elements
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Изобретение относитс к области вычислительной техники и может быть исполь-зовано при построении цифровых интегрирующих машин и специализирован- нь(х процессоров, предназначенных дл решени систем линейных дифференциальных уравнений вида у Ац В, где А и В - матрица и вектор коэффициентов соответственно. Цель изобретени - увеличение быстродействи устройства . Устройство содержит п блоков пам ти, п блоков сдвига, п сумматоров , п накапливающих сумматоров, блок управлени , счетчик, группы элементов И, регистр, коммутатор, блок анализа, элемент ИЛИ, п кодирующих элементов. Увеличение быстродействи устройства обеспечиваетс за счет совмещени процессов нахождени очередного разр да и инерционного процесса поиска решени . При п ТОО, m 24, У 10 с врем интегрировани системы уравнений устройством составит пор дка 5 с, где 7 - период тактовых импульсов, п - пор док системы урав- нений, m - число шагов интегрироваин . 3 ил. 3 слThe invention relates to the field of computer technology and can be used in the construction of digital integrating machines and specialized (x processors designed to solve systems of linear differential equations of the form A, B, where A and B are the matrix and the vector of coefficients, respectively. Purpose of the invention - increase the device speed. The device contains n memory blocks, n shift blocks, n adders, n accumulating adders, control unit, counter, groups of elements And, register, switch, analog block of the OR element, n coding elements. The increase in the device speed is provided by combining the processes of finding the next bit and the inertial process of finding a solution. With n TOO, m 24, У 10 s, the integration time of the system of equations by the device will be about 5 seconds, where 7 is the period of clock pulses, n is the order of the system of equations, m is the number of steps of integrating, 3 or 3 times
Description
1one
Изобретение относитс к вычислительной технике и может быть использовано при построении цифровых интег рирующих машин и специалиэированных процессоров, предназначенных дл решени систем линейных дифференциальных уравнений видаThe invention relates to computing and can be used in the construction of digital integrating machines and specialized processors designed to solve systems of linear differential equations of the form
у - А„ + в; у(о; у, где А цирнтов соответственноу - А „+ в; y (o; y, where a are the zerts, respectively
Ajj + в; у(0) . и В - матрица и вектор коэффиЦель изобретени - повышение быстродействи .Ajj + in; y (0). and B is the matrix and vector coefficient of the invention — performance improvement.
На фиг.1 приведена блок-схема уста в сумматоры 9; - начальные значени переменной у. (0). В счетчик 39 заноситс значение пор дка решаемой сисройства; на фиг.2 - схема блока управ-,5 темы (в дополнительном коде), на входFigure 1 shows the block diagram of the mouth in adders 9; - the initial values of the variable y. (0). Counter 39 records the value of the order of the system being solved; figure 2 - diagram of the control unit, 5 threads (in the additional code), to the input
лени на фиг.З - схема блока анализа .laziness on fig.Z - analysis unit diagram.
Устройство содержит с первого по Ti-ft блоки 1,- 1 пам ти, с первого по ii-й блоки 2|- 2 сдвига, первую группу накапливающих сумматоров 3,- 3, первую группу элементов И 4, - 4 , первую группу сумматоров 5f, , с перво- ;го по п-й кодирующие элементы 6,- 6, выделени старшего значащего разр да, вторую группу сумматоров 7, - 7 , с первого по п-й дешифраторы 8,- 8, вторую группу накапливающих сумматозаноситс h 2 вThe device contains from the first to the Ti-ft blocks 1, - 1 memory, from the first to the ii blocks 2 | - 2 shifts, the first group of accumulating adders 3, - 3, the first group of elements And 4, - 4, the first group of adders 5f, from the first to the nth coding elements 6, - 6, highlighting the most significant bit, the second group of adders 7, - 7, from the first to the nth decoders 8, - 8, the second group accumulating summatnosites h 2 in
44 подаетс значение интервала интегрировани . В регистр 13 код шага интегрировани h 2 виде значени номера разр да К, в44, the value of the integration interval is given. In register 13, the code of the integration step h 2 in the form of the digit number value K, in
20 котором содержитс значаща единица. Сумматор 5 и счетчик 11 обнул ютс . В качестве начальных условий в регистр 62 блока 16 анализа заноситс значение кода заданной точности иско25 мого решени Е. Счетчики 38-41 блока 17 управле ш обнул ютс .20 which contains a significant unit. The adder 5 and the counter 11 are zeroed. As initial conditions, the register 62 of the analysis block 16 records the code value of the specified accuracy of the unknown solution E. The counters 38-41 of the control block 17 are zeroed.
Устройство начинает работать при (Поступлении сигнала на вход 18 устройства . Этот сигнал поступает наThe device starts to work when (The signal arrives at the device input 18. This signal goes to
ров 9, 9п, вторую группу элементов И 10(- 10, первый счетчик 11, блок 12 элементов И, регистр 13 шага интегрировани , коммутатор 14 приращений и знаков, элемент ИЛИ 15, блок 16 анализа, блок 17 управлени , БХОД 18 сигнала начала работы, выходы 19,- 1 . результата устройства, входы 20 шага интегрировани , генератор 21 импульсов, перпый 22, nTopoii 23, тре ти ( 24, четвсрть й 25, п тый 26, шестой 27, седтг,мой 28 и восьмой 29 элементы И, первый 30 и второй 31 дешифраторы , первый 32, второй 33, третий 34, четвертый 35, п тый 36 и шестой 37 элементы ЯПИ, второй 38, третий 39, четвертый 40 и п тый 41 счетчики, первый 42 и второй 43 триггеры, вход 44 режима интегрировани элемент НЕ 45, блок 46 элеме 1тов ПЕ, сумматор 47, блок 48 элементов задержки, пер- 49, второй 50, третий 51, четверditch 9, 9p, second group of elements AND 10 (- 10, first counter 11, unit 12 of elements AND, register 13 of the integration step, switch 14 increments and characters, element OR 15, unit 16 of analysis, unit 17 of control, ACER 18 of the start signal work, outputs 19, - 1. device result, inputs 20 of the integration step, generator 21 pulses, first 22, nTopoii 23, third (24, fourth quarter 25, fifth five, sixth 27, middle, my 28 and eighth 29 elements And, the first 30 and second 31 decoders, the first 32, the second 33, the third 34, the fourth 35, the fifth 36 and the sixth 37 YAPI elements, the second 38, the third 39, the fourth 40 and the fifth 41 s etchiki, the first 42 and second 43 triggers integration mode input 44 NOT element 45, block 46 Elem 1tov PE, the adder 47, the unit delay elements 48, per- 49, second 50, third 51, four
выйout
тый 52, п тый 53, шестой 54, седьмой 55, восьмой 56 и дев тый 57 выходы, выход 58 сигнала окончани пите.гри- , вход 59 запуска блока управлени , вход 60 признака оконча1П5Я ра- боты блока управлени , сумматор 61 нев зки, регистр 62 значени точности интегрировани , информационный вход52, fifth 53, sixth 54, seventh 55, eighth 56 and ninth 57 outputs, output 58 of the endgate output signal, control unit start input 59, end control sign 60 input, control unit accumulator 61, accumulator 61 , register 62 values of integration accuracy, information input
1252792 21252792 2
63, управл ющий вход 64, выход 65 блока анализа,63, control input 64, analysis block output 65,
Устройство аботает следующим образом .The device works as follows.
Перед началом работы в блоки 1 пам ти занос тс соотпетствующие коэффициент: i а;; (i,j 1,n) матрицы АBefore starting work in memory blocks 1, the corresponding coefficient is recorded: i a ;; (i, j 1, n) of matrix A
решаемой системы дифференциальныхsolvable differential system
уравнений у 3; занос тс equations for 3; skidding
33
В, в сумматоры начальные значени про# . -,-jyj(o).B, adders initial values of pro #. -, - jyj (o).
а в сумматоры 9; - начальные значени переменной у. (0). В счетчик 39 заноситс значение пор дка решаемой сисизводной У;(0) Ь;+and in adders 9; - the initial values of the variable y. (0). In counter 39, the value of the order of the solved derivative Y; (0) b; +
темы (в дополнительном коде), на входthemes (in additional code), at the entrance
заноситс h 2 вh 2 entered
44 подаетс значение интервала интегрировани . В регистр 13 код шага интегрировани h 2 виде значени номера разр да К, в44, the value of the integration interval is given. In register 13, the code of the integration step h 2 in the form of the digit number value K, in
котором содержитс значаща единица. Сумматор 5 и счетчик 11 обнул ютс . В качестве начальных условий в регистр 62 блока 16 анализа заноситс значение кода заданной точности искомого решени Е. Счетчики 38-41 блока 17 управле ш обнул ютс . which contains the significant unit. The adder 5 and the counter 11 are zeroed. As initial conditions, the register 62 of the analysis block 16 is entered into the code value of a given accuracy of the desired solution E. The counters 38-41 of the block 17 are controlled to zero.
Устройство начинает работать при (Поступлении сигнала на вход 18 устройства . Этот сигнал поступает наThe device starts to work when (The signal arrives at the device input 18. This signal goes to
вход 59 блока 17 управле1П1 , проходит через элемепт ИЛИ 32, устанавливает триггер 42 в единичное состо ние и запускает генератор 21 импульсов, с выхода которого импульсы проход т через элемент И 22, открытый по второму входу от единичлого выхода триггера 42, на вход счетчика 38.the input 59 of the control unit 17 of the control unit P1, passes through the OR element 32, sets the trigger 42 into a single state and starts the pulse generator 21, from whose output the pulses pass through an AND 22 element opened at the second input from the single trigger output 42 to the input of the counter 38 .
В зависимости от кода в счетчике 38 дсиифратор 30 формирует сигнал на соответствуюигем своем выходе. Так, по первому импульсу генератора 21 дешифратор 30 формируе 1- сигнал на первом своем выходе, который поступает на выход 49 блока 17 и далее на вход группы элементов И 4,. и спнхровход сл Ь)Матора 5, По этому сигналу содержимое сумматора 3; (начальное значение производной у ) заноситс в сумматор 5. Затем формируетс сигнал на выходе 50, который пройд через элемент ИЛИ 35, поступает на. выхрд 54 блока 17. По этому сигналу помер разр да К в коде шага интегрировани (h 2) заноситс из регистра 13 через группу элементов И 12 в счетчик 11, а кодирующий элемепт 6, выдел ет старший значащий разр д в коде производной у и формирует на своем выходе код номе3 ,1252Depending on the code in the counter 38, the switch 30 generates a signal to correspond to its output. So, according to the first pulse of the generator 21, the decoder 30 generates a 1-signal at its first output, which goes to the output 49 of the block 17 and then to the input of the group of elements I 4 ,. and b) the input of cl) b) 5, On this signal, the contents of the adder 3; (the initial value of the derivative y) is entered into the adder 5. Then a signal is formed at the output 50, which passes through the element OR 35, arrives at. output 54 of the block 17. By this signal, the discharge K of the code in the integration step code (h 2) is entered from register 13 through the group of elements 12 into counter 11, and the coding element 6 selects the most significant bit in the derivative code y and forms at its exit code number3, 1252
pa этого разр да г в соответствии с вьфажением 2 у , где г - минимальное целое число, дл которого вьтол- н етс это неравенство. В качестве декодирующего элемента 6, можетисполь-5 зоватьс микросхема К500ИВ165 (кодирующий элемент с приоритетом). Зн к значени производной у проходит транзитом через кодирующий элемент 6; на его знаковый выход и далее на знако- 10 вый вход ком гутатора 1А и управл ющий вход сумматора 9. С третьего выхода дешифратора 30, пройд через элемент ИЛИ 33, формируетс сигнал на третьем выходе 51 блока 17, который поступает15 на синхровход сумматора 7, где происходит сложение кода (К) и кода г. Этот результат (К - г) эквивалентен произведению округленного значени производной у е Z на шаг интегриро-20pa of this bit r is in accordance with the expression 2 y, where r is the minimum integer for which this inequality is true. As a decoding element 6, the chip K500IV165 (the coding element with priority) can be used. Kn to the value of the derivative of y transits through the coding element 6; its sign output and then to the sign input of the commutator 1A and the control input of the adder 9. From the third output of the decoder 30, passing through the OR 33 element, a signal is generated at the third output 51 of the block 17, which is fed 15 to the synchronous input of the adder 7, where code (K) and code g are added. This result (K - d) is equivalent to the product of the rounded value of the derivative y e Z by the integrand step 20
о-с i о-Г™-Ко-с i о-Г ™ -К
вани 2 , так как у п i 2 2 . Код лу 2- с выхода дешифратора 8 поступает на вход сумматора 9 и по сигналу на выходе 52 блока 17 добавл етс , с учетом знака 25 на управл ющем входе сумматора 9, к начальному значению переменной (0) :vani 2, since y i 2 2. The code 2- from the output of the decoder 8 is fed to the input of the adder 9, and the signal at the output 52 of the block 17 is added, taking into account the sign 25 at the control input of the adder 9, to the initial value of the variable (0):
у., У;„(0) .ду; у;„. .w., W; „(0) .do; y; .
Так вычисл етс первое приближение значени искомой переменной на первом шаге интегрировани . Одновременно с этим из содержимого сумматора 5 вычитаетс округленное значение 2, которое формируетс на выходе кодирую- 35 щего элемента, т. е. в сумматоре получаетс остаток R Уд - 2 . г Сигнал на выходе 53 блока 17 доба- л ет единицу в счетчик 11, в котором получаетс код К 1, что соответст- 40 вует в значении фор ированиюThis is how the first approximation of the value of the desired variable is calculated at the first integration step. At the same time, the rounded value 2, which is formed at the output of the coding element, is subtracted from the contents of the adder 5, i.e., the remainder is R Ud - 2. The signal at the output 53 of the block 17 adds a unit to the counter 11, in which the code K 1 is received, which corresponds to the value of
- 1 кода величины h/2 2 --, Этот .- 1 value code h / 2 2 -, This.
нал устанавливает триггер 42 в нулевое состо ние, по выходным сигналам которого закрываетс элемент И 22 и открываетс элемент И 23, устанавливаетс в единичное состо ние триггер A3, по выходному сигналу которого открываетс элемент И 24 и импульсы с выхода генератора 21 поступают на вход счетчика 39, на выход 55 блока 17 и далее на управл ющие входы блоков Ь пам ти и коммутатора 14, а через элемент 48 задержки - на выход 56 блока 17 и далее на синхровходы сумматоров 3 и 5. По этим сигналам в течение п тактов производитс после-.The switch sets the trigger 42 to the zero state, the output signals of which close the AND 22 element and open the AND 23 element, trigger A3 sets to one, the Output signal of which opens the 24 element and pulses from the generator 21 output to the input of the counter 39 , to the output 55 of the block 17 and further to the control inputs of the L memory blocks and the switch 14, and through the delay element 48 to the output 56 of the block 17 and further to the sync inputs of the adders 3 and 5. .
79247924
допательипе считывание коэффициентов а- из блоков 1; и выдача их на входы блоков 2;, на управл юпше входы которых поступают последовательно с коммутатора 14 коды приращений ft у, , знаки которых коммутатором 14 по зна ковому пходу и иыходу коммутируютс на управл ющие входы сумматоров 3 и 5. Сдвиг коэффициентов а; на блоках 2 сдвига на (К + 2) разр дов вправо эквивалентен их умножению на приращение йу , а накопление этих результатов в сумматорах 3 и 5 эквивалентло вычислению новых значений произвои дных у- У; + Т а- ьу- и значеFj с 1 J additionally, the reading of the coefficients a-from blocks 1; and issuing them to the inputs of blocks 2 ;, to the control inputs whose inputs are received sequentially from the switch 14, the increment codes ft y, whose signs by the switch 14 are switched to the control inputs of the adders 3 and 5 by the switch 14 and the shift of the coefficients a; on blocks 2, the shift to the (K + 2) bits to the right is equivalent to multiplying them by the increment yy, and the accumulation of these results in adders 3 and 5 is equivalent to calculating new values of the derivative y – V; + T ay- and znachFj with 1 J
НИИ приращений производных лу, R; Institute of Derivatives increments lu, R;
п + 1-а;|Лу соответственно.n + 1-a; | Lu, respectively.
После сложени счетчик 39 вырабатывает сигнал переполнени , который сбрасывает триггер 43 в нулевое состо ние , закрыва тем самым прохождение импульсов через элемент И 24 и открыва элемент И 25, с выхода которого сигналы поступают на счетчик 40. Кроме того, сигнал переполнени , про- й,ц через элемент ИЛИ 35 на выход 54 блока 17, разрешает кодирующему элементу 6; выделить и зашифровать старший значащий разр д из кода прираЩчЗ- ни производной ЛУ-, Выделенный номер старшего разр да г складываетс с кодом К 1 с выхода счетчика 11 по сигналу на выходе 51, сформированному дешифратором 31 блока 17 управлени . Эта операци эквивалентна умножению округленного значени , лу на половину шага h/2, т. е. After the addition, the counter 39 generates an overflow signal, which resets the trigger 43 to the zero state, thereby closing the passage of pulses through the AND 24 element and opening the AND 25 element, from the output of which signals are sent to the counter 40. In addition, the overflow signal , C through the element OR 35 to the output 54 of the block 17, permits the coding element 6; highlight and encrypt the most significant bit from the LU- derivative code, the Dedicated number of the most significant bit g is added with the code K 1 from the output of the counter 11 by the output signal 51 formed by the decoder 31 of the control block 17. This operation is equivalent to multiplying the rounded value, by half a step h / 2, i.e.
h „-( йУ;- -2- - 2 h „- (dy; - -2- - 2
Этот код с выхода дешифратора 8- поступает на вход сумматора 9; и по сигналу на выходе 52, cфopмиpoвaннo ry {дешифратором 31, добавл етс с учетом |знака на управл ющем входе сумматора 9, к предыдущему значению переменной у. Одновременно с этим из содержимого сумматора 5 вычитаетс значение вьще- ленного разр да 2 и формируетс новый остаток от округлени приращени производной.This code from the output of the decoder 8- is fed to the input of the adder 9; and the output signal 52, the formatted ry {decoder 31, is added, taking into account the | sign on the control input of the adder 9, to the previous value of the variable y. At the same time, the value of fulfilled bit 2 is subtracted from the contents of adder 5, and a new remainder from rounding the increment of the derivative is formed.
в этом же такте по сигналу на выходе 57 блока 17 с помощью блока 16 провер етс достижение заданной точности решени на каждом шаге интегрировани Дл этого коды приращений &у- с выходов дешифраторов 8( через группу элеJ12In the same cycle, the signal at output 57 of block 17 uses block 16 to check that the specified resolution accuracy is reached at each integration step. For this, the increment codes & y from the decoder outputs 8 (via group J12
ментов ИЛИ 15 поступают на входы сумматора 61 блока 16, на котором из сформированного максимального кода приращени лу вычитаетс код заданно точности (Е) из регистра 62 и знак ре зультата выдаетс на выход 65 блока 16 и далее на вход 60 блока 17, где он открывает элемент И 27 (если знак отрицательный, т. е. удовлетвор етс заданна точность лу„д,45. Е) или че- рез элемент НЕ 45 элемент И 26 (еслиOR 15 are fed to the inputs of the adder 61 of block 16, where the preset accuracy code (E) is subtracted from the generated maximum increment code from register 62 and the result sign is output to output 65 of block 16 and then to input 60 of block 17, where it opens element AND 27 (if the sign is negative, i.e., the specified accuracy is satisfied, lu d, 45. E) or through the element NOT 45 element AND 26 (if
- Е). В последнем случае сигнал с выхода элемента И 26 устанавливает триггер 43 в единичное состо ние, тем - E). In the latter case, the signal from the output of the element And 26 sets the trigger 43 in one state,
самым переключа выходные сигналы ге- t5 числений по интерпол ционной формуле.by switching the output signals of the t5 calculations by the interpolation formula.
3535
нератора 21 через элемент И 24 на вход счетчика 39 и на выход 55 блока 17.nerator 21 through the element And 24 to the input of the counter 39 and the output 55 of the block 17.
Затем аналогично описанному произ- ло;имел вычисление последующих значений приращени переменных йу и прира- 20 щеии производньтх ау . Если удовлетвор етс заданна точность, то сигнал с третьего выхода деши Фатора 31 блока 17 проходит через элемент И 27 на вход счетчика А1, добавл к его со- 5 дсржимому единицу, В 1 оследуюЕ;ем такте на сумматоре 47 осуществл етс вычитание из содержиг ого счетчика А1 (в котором формируетс текущее значение количсстиа обработанных шагов ни-зо тегрировапи п; .решаемой системы уравнений) кода заданного числа шагов nij. Знак результата этого вычитани поступает на вход.элемента И 28 или через блок 46 ita вход элемента 11 29. Если разность т,, отрицательна, т. е. еще не закончено интегрирование системы уравнений, сигнал с выхода де-- 111И 1:ратора 3 проходит через элемент И 28 и далее через злемсчгг ИЛ1Т 32 нп. вход триггера 42, устанавлива его и единичное состо ние, и тем самым создаютс услови дл продолжени интег-, рирова1п-1Я на следующем шаге.Then, similarly to the above described, I had a calculation of the subsequent values of the increments of the variables yy and the increment of the resulting ay. If the specified accuracy is satisfied, then the signal from the third output of the Fatel board 31 of the block 17 passes through the element AND 27 to the input of the counter A1, adding the unit to its counterpart, In 1 the next, the clock on the adder 47 is subtracted from counter A1 (in which the current value of the number of processed steps is formed; the number of solved equations) of a given number of steps nij. The sign of the result of this subtraction is fed to the input element And 28 or through block 46 ita input element 11 29. If the difference t, is negative, i.e., the integration of the system of equations is not complete, the signal from the output is 111I 1: rarator 3 passes through the element And 28 and further through zlemschgg IL1T 32 np. the input of the trigger 42, setting it and the single state, and thus creating the conditions for the continuation of the integration process, in the next step.
Если разность пц- nij положительна,- 5 т. е, интегрированир. на заданном интервале закончено, то открываетс элемент И 29 и сигнал поступает на выход 58 блока 17 и далее на входы группы элементов И 10 , через которые О результат решени выдаетс на выходы 19; устройства, а генератор 21 импульсов прекращает свою работу. j На 1;ажд ом (С + 1)-м таге интегри- рован1 в ycTpoiicTBe в течение первых55 шести тактов находитс первое приближение к решению по экстрапол циокной формулеIf the difference η is positive, - 5 i.e., integrator. at a predetermined interval is completed, the element 29 opens and the signal arrives at the output 58 of block 17 and then to the inputs of the group of elements 10, through which the result of the decision is output to the outputs 19; device, and the pulse generator 21 stops its work. j On 1; each (C + 1) -th tag is integrated1 in ycTpoiicTBe for the first 55 six cycles there is a first approximation to the solution using the extrapolical formula
4040
На каждом шаге может выполн тьс максимум го, а - одна итераци по интерпол ционной формуле (при мо- делшровании максимум не вышел 4 итераций дл ш 16) ив среднем требуетс не бопее т/2 итераций. Врем решени задачи интегрировани системы линейных дифференциальных уравнений при ti 100, m 24; J 10 с в устройстве определ етс так:At each step, the maximum can be performed, and one iteration according to the interpolation formula (the maximum did not reach 4 iterations for при 16 during the simulation) and, on average, no more than 2/2 iterations are required. The time to solve the problem of integrating a system of linear differential equations with ti 100, m 24; J 10 s in the device is defined as:
..
где Т mwhere t m
/- / -
6 + (п + 3)-|- + з..Т 5 с, период тактовых импульсов.6 + (n + 3) - | - + z..T 5 s, the period of clock pulses.
количество шагов дл единичного интервала.the number of steps for a single interval.
ФF
о р м.у л аabout r am
изобретени the invention
Устройство дл решени систем линейных дифференциальных уравнений, содержащее первую группу из п накап- ливл1оп,нх сумматоров (где п - пор док решаемой системы уравнений), первую группу из п элемерггов II, первый коди- руюши1г элемент выделени старшего значащего разр да, п блоков пам ти, блок управлени , выход i-ro накапливающего сумматора (, ... , п) первой группы подключеп к первому лходу i-ro элемепта И первой группы, второй вход i-ro элемепта И первой группы подключеп к первому выходу блока управлени , вход признака начала работы устройства подключен к входу запуска блока управлени , о т- л и ч а ю щ е е с тем, что, с целью повышени быстродействи , в )ie- го введены перва группа из п сумматоров , (п-1) кодирующих элементов выделени старшего значащего разр да, п блоков сдвига, втора группа из п :сумматоров, втора группа из п накап , , I J П-(К « Л A device for solving systems of linear differential equations, containing the first group of n accumulators, nx adders (where n is the order of the solved system of equations), the first group of n elelegrg II, the first coder of the most significant digit, n blocks memory, control unit, output of i-ro accumulating adder (, ..., p) of the first group connected to the first gate of the i-ro element And the first group, second input of the i-ro element And the first group connected to the first output of the control unit, the input of the sign of the start of operation of the device Connected to the start-up input of the control unit, that is, so that, in order to improve speed, c) i.e., the first group of n adders, (n-1) coding elements of the most significant selection, are entered bit, n blocks of shift, the second group of n: adders, the second group of n nakap, IJ N- (K "L
у;ен У;в У;Е y; en Y; in Y; E
причем производитс округление приращени ду л Ьу с точностью до старшего значащего разр да, а затем в последующие (п 3) такта, повторенные несколько раз, чтобы удовлетворить заданной точности, производитс уточнение решени по интерпол ционной формулеmoreover, rounding off the increment of dl b to within the most significant digit is performed, and then in the subsequent (p 3) cycle repeated several times to satisfy the specified accuracy, the solution is refined using the interpolation formula
-h-i 2 а ,.у-,2--Ч -h-i 2 a, .-, 2 - H
причем остаток от округлени R используетс на следующей итерации пыНа каждом шаге может выполн тьс максимум го, а - одна итераци по интерпол ционной формуле (при мо- делшровании максимум не вышел 4 итераций дл ш 16) ив среднем требуетс не бопее т/2 итераций. Врем решени задачи интегрировани системы линейных дифференциальных уравнений при ti 100, m 24; J 10 с в устройстве определ етс так:moreover, the remainder of rounding R is used at the next iteration of the peak. At each step, the maximum can be performed, and one iteration using the interpolation formula (maximum 4 iterations for w 16 did not go out during the simulation) and, on average, no more than 2/2 iterations are required. The time to solve the problem of integrating a system of linear differential equations with ti 100, m 24; J 10 s in the device is defined as:
..
где Т mwhere t m
/- / -
6 + (п + 3)-|- + з..Т 5 с, период тактовых импульсов.6 + (n + 3) - | - + z..T 5 s, the period of clock pulses.
количество шагов дл единичного интервала.the number of steps for a single interval.
ФF
о р м.у л аabout r am
изобретени the invention
Устройство дл решени систем линейных дифференциальных уравнений, содержащее первую группу из п накап- ливл1оп,нх сумматоров (где п - пор док решаемой системы уравнений), первую группу из п элемерггов II, первый коди- руюши1г элемент выделени старшего значащего разр да, п блоков пам ти, блок управлени , выход i-ro накапливающего сумматора (, ... , п) первой группы подключеп к первому лходу i-ro элемепта И первой группы, второй вход i-ro элемепта И первой группы подключеп к первому выходу блока управлени , вход признака начала работы устройства подключен к входу запуска блока управлени , о т- л и ч а ю щ е е с тем, что, с целью повышени быстродействи , в )ie- го введены перва группа из п сумматоров , (п-1) кодирующих элементов выделени старшего значащего разр да, п блоков сдвига, втора группа из п :сумматоров, втора группа из п накапуливающих сумматоров, втора группа П13. п элементов И, п дешифраторов, первый счетчик, блок элементов. И, коммутатор приращений и знаков, блок анализа, блок элементов ИЛИ, вход при-д знака окончани работы блока управлени подключен к выходу блока анализа, входы шага интегрировани устройства подключены к входам режима интегрировани блока управлени , второй выход ю блока управлени подключен к первому входу блока элементов И и к счетному входу первого счетчика, третий выход блока управлени подключен к синхро- входам п сумматоров второй группы, 55 четвертый выход блока управлени подключен к синхровходам п сумматоров первой группы и накапливающих сумматоров второй группы, п тый выход блока управлени подключен к входу младшего2о разр да первого счетчика, шестой выход блока управлени подключен к стро- бирующим входам кодирующих элементов выделени старшего значащего разр да, седьмой выход блока управлени подклю-25 чен к входам чтени блоков пам ти с первого по п-й и к управл ющему входу коммутатора приращений и знаков, восьмой выход блока управлени подключен к синхровходам п накапливающих сумма-, торов первой группы и п сумматоров |второй группы, дев тый выход блока управлени подключен к управл ющему входу блока анализа, выход признака окончани интегрировани блока управлени подключен к первым входам эле- 35 ментов И второй группы, выход регистра шага интегрировани подключен к второму входу блока элементов И, выход которого подключен к И1 формационному входу первого счетчика, 1зыход которо- го подключен к первым информационным входам сумматоров второй группы, выход i-ro блока пам ти подключен к информационному входу i-ro блока сдвига, тактовые входы блока сдвига подключе- 5 ны к первому выходу коммутатора приращени и знаков, выход i-ro блока сдвига подключен к инфopмaциoннo гy входу 1-го накапливающего сумматора первой группы и к первым информационным вхо-50 дам сумматоров первой группы, выход i-ro элемента И первой группы подключен к второму информационному входу i-ro сумматора первой группы, знаковые входы накапливающих сумматоров 55 первой группы и сумматоров первой группы подключены к второму выходуA device for solving systems of linear differential equations, containing the first group of n accumulators, nx adders (where n is the order of the solved system of equations), the first group of n elelegrg II, the first coder of the most significant digit, n blocks memory, control unit, output of i-ro accumulating adder (, ..., p) of the first group connected to the first gate of the i-ro element And the first group, second input of the i-ro element And the first group connected to the first output of the control unit, the input sign of the start of the device Connected to the start-up input of the control unit, that is, so that, in order to improve speed, c) i.e., the first group of n adders, (n-1) coding elements of the most significant selection, are entered bit, n blocks of shift, the second group of n: adders, the second group of n accumulating adders, the second group P13. n elements I, n decoders, first counter, block of elements. And, the switch of increments and signs, the analysis unit, the block of elements OR, the input sign of the end of operation of the control unit is connected to the output of the analysis unit, the inputs of the integration step of the device are connected to the inputs of the integration mode of the control unit, the second output of the control unit is connected to the first input the block of elements I and to the counting input of the first counter, the third output of the control unit is connected to the sync inputs n of adders of the second group, 55 the fourth output of the control unit is connected to the synchronous inputs n of the adders of the first group and the second adders of the second group, the fifth output of the control unit is connected to the input of the lower half of the first counter, the sixth output of the control unit is connected to the building inputs of the coding elements of the most significant selection, the seventh output of the control block is connected to the inputs of the memory block from the first to the fifth and to the control input of the switch increments and characters, the eighth output of the control unit is connected to the synchronous inputs of the accumulating sum-, tori of the first group and n adders | of the second group, the ninth output of the block y the control unit is connected to the control input of the analysis unit, the output of the sign of the end of the integration of the control unit is connected to the first inputs of the elements AND the second group, the output of the register of the integration step is connected to the second input of the element block AND whose output is connected to the I1 formation input of the first counter, 1 exit which is connected to the first information inputs of the adders of the second group, the output of the i-ro memory block is connected to the information input of the i-ro shift block, the clock inputs of the shift block are connected to the first output of the tator of increments and signs, the output of the i-ro shift unit is connected to the information input of the 1st accumulating adder of the first group and to the first information input 50 of the accumulators of the first group, the output of the i-ro element I of the first group is connected to the second information input i- ro of the adder of the first group, the sign inputs of the accumulating adders 55 of the first group and the adders of the first group are connected to the second output
коммутаторов приращений и знаков, вы- И подключен к счетному входу второгоswitch increments and characters, you- And connected to the counting input of the second
ход 1-го сумматора первой группы подключен к информационному входу i-ro кодирующего элемента выделени старшего значащего разр да, знаковый выход которого подключен к знаковому входу i-ro накапливающего сумматора .второй группы и к i-му входу первой {группы коммутатора приращений и зна- koB, выход округленного значени производной кодирующего элемен--- та вьщелени старшего значащего разр да подключен к третьему информационному входу i-ro сумматора первой группы, выход старшего значащего разр да i-ro кодирующего элемента выделени старшего значащего разр да подключен к второму информационному вхо- 1ду i-ro сумматора второй группы, выход которого подключен к входам дешифратора и к 1-му информационному входу второй группы коммутатора приращений и знаков, выход i-ro дешифратора подключен к информационному входу i-накапливающего сумматора второй группы и к i-му входу блока элементов ИЛИ, выход i-ro накапливающего сумматора, второй группы подключен к втopo iy входу i-ro элемента К второй группы, выход которого подключен к i-му разр ду выхода результата устройства , выход блока элеметов ИЛИ полтключен к информационному входу бло блока анализа, при этом блок анализа содержит регистр значени точности интегрировани и сумматор нев зки, сипхровход которого подключен к управл ющему входу блока анализа, первый информационный вход сумматора нев зки подключен к информа Хионному входу блока анализа, второй информационный вход сумматора нев зки подключен к выходу регистра значени точности интегрировани , знаковый выход сумматора нев зки подключен к выходу блока анализа, причем блок управлени содержит генератор импульсов, два дешифратора , четыре счетчика, два триггера , сумматор, блок элементов задержки , шесть элементов И, два блока элементов И, шесть элементов 11ПИ, элемент НЕ, блок элементов НЕ, вход запуска блока управлени подключен к входу запуска генератора импульсов и к первому входу первого элемента ИЛИ,the stroke of the 1st adder of the first group is connected to the information input of the i-ro encoding element of the most significant significant selection, the sign output of which is connected to the sign input of the i-ro accumulating adder of the second group and to the i-th input of the first {switch group of increments and sign - koB, the output of the rounded value of the derivative of the coding element - that of the most significant bit connected to the third information input of the i-ro adder of the first group, the output of the most significant bit of the i-ro encoding element of the highlight the significant bit is connected to the second information input of the 1d i-ro adder of the second group, the output of which is connected to the inputs of the decoder and to the 1st information input of the second group of the increment and character switch, the output of the i-ro decoder is connected to the information input of the i-accumulating adder The second group and to the i-th input of the block of elements OR, the output of the i-ro accumulating adder, the second group is connected to the second iy input of the i-ro element To the second group, the output of which is connected to the i-th bit of the output of the device, the output of the block of elementsOR is interconnected to the information input of the block of the analysis unit, the analysis block contains the register of the integration accuracy value and the bass adder, the scrambler input of which is connected to the control input of the analysis block, the first information input of the adder block is connected to the information input of the analysis block, the second information input The restraint adder is connected to the output of the register of the value of the integration accuracy, the sign output of the restraint adder is connected to the output of the analysis unit, and the control unit contains a pulse generator owls, two decoders, four counters, two triggers, an adder, a block of delay elements, six elements AND, two blocks of elements AND, six elements 11PI, an element NOT, a block of elements NOT, the start input of the control unit is connected to the start input of the pulse generator and to the first the input of the first element OR,
выход генератора импульсов подключен к первым входам первого и второго элементов И, выход первого элементаthe output of the pulse generator is connected to the first inputs of the first and second elements And the output of the first element
lili
kk
счетчика, выходы которого подключены к входам первого дешифратора, вторые входы первого и второго элементов И подключены соответственно к пр мому и инверсному выходам первого триггера,5 выход первого элемента ИЛИ подключен к входу установки в 1 первого триггера , выход второго элемента И подключен к первым входам третьего и четвертого элементов И, вторые входы ко- О торьгх подключены соответственно к пр мому и инверсному выходам второго риггера, вход установки в 1 которого подключен к вьгходу переполнени третьего счетчика и к первому входу 5 четвертого элемента ИЛИ, вход установ ки в О второго триггера подключен к выходу шестого элемента ИЛИ, выход п того элемента И подключен к первым входам п того и шестого элементов 1 ШИ,2о выход четвертого элемента И подключен к счетному входу четвертого счетчика, выходы которого подключены к входам второго дешифратора, первый выход которого подключен к первому входу вто-25 рого элемента ИЛИ, второй выход к первому входу третьего элемента ИЛИ, третий выход - к первым входам п того и шестого элементов И, четвертый выход второму входу первого блока элементо И, выход блока элементов НЕ подключе к второму входу второго блока элемен тов И, выход первого блока элементов И, подключен к второму входу первого элемента ИЛИ, выход второго блока элементов И подключен к входу блокировки генератора импульсов, выход п того элемента ИЛИ подключен к входу установки в О третьего счетчика, и формационный выход которого подключе к входу блока элементов задержки, вы ход первого дешифратора подключен к первому вьгходу блока управлени , вто рой - к второму вьгходу блока управле ни и к второму входу четвертого эле мента ИЛИ, третий выход - к второму входу второго элемента ИЖ, выход ко торого подключен к третьему выходу блока управлени , четвертый выход - к второму входу третьего элемента ИЛ выход которого подключен к четвертом выходу блока управлени , п тый выход к второму входу п того элемента ИЛИ, к входу установки в О первого триг гера, к второму входу шестого элемен та ИЛИ, выход второго элемента ИЛИ подключен к третьему вьгходу блока уп равлени , выход третьего элемента ИЛthe counter, the outputs of which are connected to the inputs of the first decoder, the second inputs of the first and second elements AND are connected respectively to the direct and inverse outputs of the first trigger, 5 the output of the first element OR is connected to the installation input 1 of the first trigger, the output of the second element And is connected to the first inputs The third and fourth elements And, the second inputs of the co-O of the twigs are connected respectively to the direct and inverse outputs of the second rigger, the installation of which 1 is connected to the overflow trigger of the third counter and to the first to move 5 of the fourth element OR, the installation input to О of the second trigger is connected to the output of the sixth element OR, the output of the fifth element AND is connected to the first inputs of the fifth and sixth elements 1 WI, 2o the output of the fourth element AND is connected to the counting input of the fourth counter, the outputs which is connected to the inputs of the second decoder, the first output of which is connected to the first input of the second 25 OR element, the second output to the first input of the third OR element, the third output to the first inputs of the fifth and sixth elements And, the fourth output to the second input of The first AND block, the output of the block of elements is NOT connected to the second input of the second block of AND elements, the output of the first block of AND elements is connected to the second input of the first element OR, the output of the second block of AND elements is connected to the input of the pulse generator blocking, the output of the fifth element OR connected to the installation input of the third counter, and the formation output of which is connected to the input of the block of delay elements, the output of the first decoder is connected to the first input of the control unit, the second to the second input of the control unit and to the second the fourth input of the fourth element OR, the third output to the second input of the second IL, the output of which is connected to the third output of the control unit; the fourth output to the second input of the third IL element whose output is connected to the fourth output of the control unit; the fifth output to the second the input of the fifth element OR, to the input of the installation in O of the first trigger, to the second input of the sixth element OR, the output of the second element OR is connected to the third input of the control unit, the output of the third element IL
к синхровходу сумматора, п тый выход --JQ подключен к четвертому выходу блокаto the synchronizer of the adder, the fifth output --JQ is connected to the fourth output of the block
к первым входам седьмого и восьмого элементов И, входы режима интегрировани блока управлени подключены к первым входам сумматора, вход .приэна- ка окончани работы блока управлени .подключен к входу первого элемента НЕ и к второму входу шестого элемента И, выход первого элемента НЕ подключен к второму входу п того элемента И, выход шестого элемента И подключен к счетному входу п того счетчика, выход Которого подключен к второму входу сумматора, вызсод которого подключен к второму входу блока элементов НЕ и кto the first inputs of the seventh and eighth elements I, the inputs of the integration mode of the control unit are connected to the first inputs of the adder, the input. of an end of operation of the control unit. connected to the input of the first element NOT and to the second input of the sixth element I, the output of the first element is NOT connected to the second input of the fifth element And, the output of the sixth element And is connected to the counting input of the fifth counter, the output of which is connected to the second input of the adder, the output of which is connected to the second input of the block of elements NOT and to
второму входу первого блока элементов И, выход блока элементов НЕ подключен к второму входу второго блока элементов И, выход первого блока элементов И, подключен к второму входу первого элемента ИЛИ, выход второго блока элементов И подключен к входу блокировки генератора импульсов, выход п того элемента ИЛИ подключен к входу установки в О третьего счетчика, информационный выход которого подключен к входу блока элементов задержки, выход первого дешифратора подключен к первому вьгходу блока управлени , второй - к второму вьгходу блока управле-- ни и к второму входу четвертого элемента ИЛИ, третий выход - к второму входу второго элемента ИЖ, выход которого подключен к третьему выходу блока управлени , четвертый выход - к второму входу третьего элемента ИЛИ выход которого подключен к четвертому выходу блока управлени , п тый выход к второму входу п того элемента ИЛИ, к входу установки в О первого триггера , к второму входу шестого элемента ИЛИ, выход второго элемента ИЛИ подключен к третьему вьгходу блока управлени , выход третьего элемента ИЛИ the second input of the first block of elements AND, the output of the block of elements is NOT connected to the second input of the second block of elements AND, the output of the first block of elements AND is connected to the second input of the first element OR, the output of the second block of elements AND is connected to the input of the blocking pulse generator, the output of the fifth element OR is connected to the installation input of the third counter, the information output of which is connected to the input of the block of delay elements, the output of the first decoder is connected to the first output of the control unit, the second to the second output of the unit right to the second input of the fourth OR element, the third output to the second input of the second IZH element, the output of which is connected to the third output of the control unit, the fourth output to the second input of the third OR element whose output is connected to the fourth output of the control unit, n the first output to the second input of the fifth OR element, to the installation input in O of the first trigger, to the second input of the sixth OR element, the output of the second OR element is connected to the third input of the control unit, the third OR output
подключен к четвертому выходу блокаconnected to the fourth output of the unit
управлени , п тый первого дешифратора подключен к п тому выходу блока управлени , выход четвертого лемента ИЛИ подключен к шестому выходу блока управлени , выход третьего элемента И подключен к счетному входу третьего счетчика и к седьмому вьгходу блока управлени , выход блока элементов задержки подключен к восьмому выходу блока управлени , второй выход второго дешифратора подключен к дев тому выходу блока управлени ,входы режима интегрировани блока управлени подключен. к первым входам сут-1матора.the control, the fifth of the first decoder is connected to the fifth output of the control unit, the output of the fourth element OR is connected to the sixth output of the control unit, the output of the third element AND is connected to the counting input of the third counter and to the seventh output of the control unit, the output of the block of delay elements is connected to the eighth output the control unit, the second output of the second decoder is connected to the ninth output of the control unit, the inputs of the integration mode of the control unit are connected. to the first entrances of the day-1mator.
::
кto
65 Кбл.П 65 Kb.
Редактор В.ПетрашEditor V. Petrash
Составитель В.СмирновCompiled by V. Smirnov
Техред И.Верес Корректор С.ЧерниTehred I. Veres Proofreader S. Cherni
Заказ 4622/50Тираж 671ПодписноеOrder 4622/50 Circulation 671 Subscription
ВНИИ1ТИ Государственного комитета СССРVNII1TI USSR State Committee
по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5
Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Production and printing company, Uzhgorod, st. Project, 4
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853862527A SU1252792A1 (en) | 1985-02-22 | 1985-02-22 | Device for solving sets of linear differential equations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853862527A SU1252792A1 (en) | 1985-02-22 | 1985-02-22 | Device for solving sets of linear differential equations |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1252792A1 true SU1252792A1 (en) | 1986-08-23 |
Family
ID=21165316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU853862527A SU1252792A1 (en) | 1985-02-22 | 1985-02-22 | Device for solving sets of linear differential equations |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1252792A1 (en) |
-
1985
- 1985-02-22 SU SU853862527A patent/SU1252792A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 596952, кл. G 06 F 15/324, 1975. Воронов А.А. и др. Цифровые аналоги дл систем автоматического управле - ПИЯ.- М.: Изд-во АН СССР, 1960. Майоров Ф.М. Электронные цифровые и1 1тегрирую1цие машины.- М.: Машгиз, 1962. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1252792A1 (en) | Device for solving sets of linear differential equations | |
| SU1566366A1 (en) | Device for solving linear algebraic equation systems | |
| SU1525714A2 (en) | Device for solvig systems of linear differential equations | |
| SU840921A1 (en) | Multichannel device for solving integral equations | |
| SU1272329A1 (en) | Calculating device | |
| SU1136149A1 (en) | Device for determining difference of two numbers | |
| SU1381715A1 (en) | Delta decoder | |
| SU1103225A1 (en) | Device for computing elementary functions | |
| SU1076904A1 (en) | Device for raising to some power | |
| SU1376083A1 (en) | Random event flow generator | |
| SU798902A1 (en) | Integro-differential computer | |
| SU1290295A1 (en) | Device for calculating ordinal statistics of sequence of binary numbers | |
| SU1250980A1 (en) | Multichannel device for determining sign of phase difference | |
| SU1249510A1 (en) | Device for determining absolute value and argument of vector | |
| SU1509930A1 (en) | Device for walsh-adamar orthogonal transform of digital signals | |
| SU881731A1 (en) | Binary coded decimal code coder | |
| SU1239708A1 (en) | Device for calculating ordinal statistics of sequence of binary numbers | |
| SU1305865A1 (en) | Digital-to-time interval converter | |
| SU1298743A1 (en) | Random process generator | |
| SU1709530A1 (en) | Code-to-frequency converter | |
| RU2024934C1 (en) | Device for computing local ordinal statistics | |
| SU756632A1 (en) | Binary code-to-time interval converter | |
| SU1141406A1 (en) | Device for squaring and extracting square root | |
| SU1319046A1 (en) | Device for optimizing period and depth of checking | |
| SU1540026A1 (en) | Device for modeling discrete communication channel |