RU2205500C1

RU2205500C1 - Analog-to-digital converter

Info

Publication number: RU2205500C1
Application number: RU2001132022/09A
Authority: RU
Inventors: Н.Н. Хрисанов
Priority date: 2001-11-27
Filing date: 2001-11-27
Publication date: 2003-05-27

Abstract

FIELD: electric measurement technology and computer engineering. SUBSTANCE: analog-to-digital converter that may be used for converting analog voltage to code has comparison circuit, digital-to-analog converter, flip-flop, pulse generator, counter, register, charge-coupled device, and prediction unit. Device incorporates provision for selecting output code including statistical characteristics of signal, time characteristics of digital-to-analog converter, and also values of codes obtained during preceding conversion cycles using optimal logic procedure. EFFECT: enhanced speed of device. 1 cl, 4 dwg, 2 tbl

Description

Изобретение относится к электроизмерительной и вычислительной технике и может быть использовано для преобразования аналогового напряжения в код. The invention relates to electrical and computer technology and can be used to convert analog voltage to code.

Известен аналого-цифровой преобразователь (АЦП) следящего типа, содержащий компаратор напряжения, генератор, элемент И, счетчик, источник опорного напряжения и цифроаналоговый преобразователь (ЦАП) (Микроэлектронные устройства автоматики: Учебн. пособие для вузов/ А.А. Сазонов, В.Т. Николаев и др. ; Под ред А.А. Сазонова. - М.: Энергоатомиздат, 1991. - С.153, рис. 2.29). Known analog-to-digital Converter (ADC) tracking type, containing a voltage comparator, generator, element And, counter, reference voltage source and digital-to-analog converter (DAC) (Microelectronic automation devices: Textbook for universities / A.A. Sazonov, V. T. Nikolaev and others; Edited by A.A. Sazonov. - M.: Energoatomizdat, 1991. - P.153, Fig. 2.29).

Недостатком устройства является увеличение времени преобразования при резких изменениях преобразуемого напряжения. The disadvantage of this device is the increase in conversion time with sudden changes in the converted voltage.

Наиболее близким по технической сущности к предлагаемому является АЦП последовательного приближения, содержащий схему сравнения (СС), на первый вход которой подается входное преобразуемое напряжение, а выход подключен к первому входу регистра последовательной аппроксимации (РПА), первые выходы которого подключены к входам цифроаналогового преобразователя (ЦАП) и одновременно являются выходами АЦП, выход ЦАП подключен ко второму входу схемы сравнения, второй вход регистра последовательной аппроксимации является вторым входом АЦП, третий вход которого соединен с выходом элемента И, а второй выход со вторым входом этого элемента И, первый вход которого подключен к выходу генератора тактовых импульсов (Чернов В.Г. Устройства ввода-вывода аналоговой информации для цифровых систем сбора и обработки данных. - М.: Машиностроение, 1988. - С.85, рис.57. Функциональная схема и временные диаграммы АЦП последовательной аппроксимации). АЦП последовательного приближения характеризуется следующими особенностями. В процессе подбора кода используется метод половинного деления, но принцип половинного деления не учитывает статистические характеристики входного аналогового сигнала. Процесс преобразования всегда длится N тактов, где N - разрядность АЦП, а длительность преобразования составляет Т_пр=Nt_ЦАП, где t_ЦАП - время установления напряжения на выходе ЦАП при смене кода на его входе. В качестве t_ЦАП берется значение, равное его максимальному значению t_ЦАПmах (соответствующее подаче на вход ЦАП после нулевого максимального кода для данного ЦАП), т.е. не учитывается различное время установления выходного напряжения на выходе ЦАП для различных кодов. АЦП последовательного приближения также не учитывает значения кодов, полученных на предыдущих циклах преобразования.The closest in technical essence to the proposed one is a serial approximation ADC containing a comparison circuit (CC), the first input of which is supplied with the input converted voltage, and the output is connected to the first input of the serial approximation register (RPA), the first outputs of which are connected to the inputs of the digital-to-analog converter ( DAC) and are simultaneously ADC outputs, the DAC output is connected to the second input of the comparison circuit, the second input of the serial approximation register is the second ADC input, whose input is connected to the output of the And element, and the second output is from the second input of this And element, the first input of which is connected to the output of the clock (VG Chernov, Analogue input-output devices for digital data acquisition and processing systems. - M .: Mechanical engineering, 1988. - P.85, Fig. 57. Functional diagram and timing diagrams of the ADC of a sequential approximation). The successive approximation ADC is characterized by the following features. In the process of code selection, the method of half division is used, but the principle of half division does not take into account the statistical characteristics of the input analog signal. The conversion process always lasts N cycles, where N is the ADC capacity, and the conversion duration is T _CR = Nt _DAC , where t _DAC is the time the voltage at the DAC output is established when the code at its input is changed. For t _DACs , the value equal to its maximum value t _DACmax (corresponding to the input to the DAC input after the zero maximum code for this DAC) is taken, i.e. different time of establishing the output voltage at the output of the DAC for different codes is not taken into account. The sequential approximation ADC also does not take into account the values of codes obtained in previous conversion cycles.

Недостатком устройства является низкое быстродействие, поскольку не учитываются статистические характеристики сигнала, время установления напряжения на выходе цифроаналогового преобразователя и значения кодов, полученных на предыдущих циклах преобразования. The disadvantage of this device is its low speed, since it does not take into account the statistical characteristics of the signal, the time it takes to establish the voltage at the output of the digital-to-analog converter, and the values of the codes obtained in previous conversion cycles.

Технический результат - повышение быстродействия АЦП за счет применения оптимальной логической процедуры подбора выходного кода, учитывающей как статистические характеристики сигнала, так и временные характеристики ЦАП (время установления напряжения на входе), а также значения кодов, полученных на предыдущих циклах преобразования. The technical result is an increase in the performance of the ADC due to the application of the optimal logical procedure for selecting the output code, taking into account both the statistical characteristics of the signal and the time characteristics of the DAC (time to establish the voltage at the input), as well as the values of the codes obtained in previous conversion cycles.

Поставленный технический результат достигается тем, что в АЦП последовательного приближения, содержащего схему сравнения (СС), на первый вход которой подается входное преобразуемое напряжение, и являющийся первым входом устройства, а ко второму входу подключен выход ЦАПа, входы которого соединены с выходами регистра и являются первыми выходами устройства, первый вход регистра является вторым входом АЦП, генератор импульсов, введены счетчик, постоянное запоминающее устройство (ПЗУ), блок предсказания, триггер, первый вход которого соединен со вторым входом устройства, выход является вторым выходом устройства и подключен к первому входу блока предсказания и входу генератора импульсов, первый выход которого соединен с первым входом счетчика, а второй выход подключен ко второму входу триггера, второй вход счетчика соединен с его выходом, третьим входом схемы сравнения и вторым входом регистра, выходы которого соединены со вторыми входами блока предсказания, выходы которого соединены с третьими входами регистра и с первыми входами ПЗУ, второй вход которого подключен к выходу схемы сравнения, третьи входы подключены к выходу регистра, первые выходы ПЗУ подключены к четвертым входам регистра, вторые выходы к третьим входам счетчика, третий выход к третьему входу триггера. The technical result is achieved by the fact that in the ADC a sequential approximation containing a comparison circuit (CC), the first input of which is supplied with the input converted voltage, which is the first input of the device, and the output of the DAC is connected to the second input, the inputs of which are connected to the outputs of the register and are the first outputs of the device, the first input of the register is the second input of the ADC, a pulse generator, a counter, read-only memory (ROM), a prediction block, a trigger, the first input of which is connected is connected to the second input of the device, the output is the second output of the device and connected to the first input of the prediction unit and the input of the pulse generator, the first output of which is connected to the first input of the counter, and the second output is connected to the second input of the trigger, the second input of the counter is connected to its output, the third the input of the comparison circuit and the second input of the register, the outputs of which are connected to the second inputs of the prediction unit, the outputs of which are connected to the third inputs of the register and to the first inputs of the ROM, the second input of which is connected to the output To compare schemes, the third inputs are connected to the register output, the first ROM outputs are connected to the fourth register inputs, the second outputs to the third counter inputs, the third output to the third trigger input.

Структурная схема предлагаемого устройства отличается от известного тем, что в него введены счетчик, постоянное запоминающее устройство (ПЗУ), блок предсказания и триггер, которые являются стандартными узлами аналоговой и цифровой вычислительной техники. В качестве триггера может быть использована микросхема 155ТВ1, счетчика - 555ИЕ9, 555ИЕ10, 555ИЕ17, ПЗУ - 555РЕ4, блока предсказания - регистр 555ИР11 (Аванесян Г.Р., Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ. Справочник. - М.: Машиностроение, 1993. - C. 160, 194, 195, 199, 207, 171). Однако несмотря на то, что введенные блоки являются стандартными узлами цифровой техники, их введение, а также появление новых функциональных связей между ними и существующими блоками дают возможность проявиться в устройстве новому свойству. А именно: АЦП позволяет уменьшить время преобразования измеряемой величины за счет применения оптимальной процедуры подбора кода, учитывающей вероятностные характеристики измеряемой величины, временные характеристики цифроаналогового преобразователя (время установления выходного напряжения), а также значения кодов на выходе АЦП на предыдущих циклах преобразования. Построение оптимальной процедуры подбора кода может быть произведено с помощью методов, известных в теории автоматического контроля и поиска неисправностей (Пашковский Г.С. Задачи оптимального обнаружения и поиска отказов в РЭА/ Под. ред. И.А. Ушакова. - М.: Радио и связь, 1981. - 280 с.). Применение оптимальной процедуры, построенной с учетом предыдущих значений выходного кода, позволяет уменьшить время, затрачиваемое на подбор кода, соответствующего входному напряжению, и, следовательно, повысить быстродействие АЦП. The structural diagram of the proposed device differs from the known one in that a counter, read-only memory (ROM), prediction unit and trigger, which are standard nodes of analog and digital computing equipment, are introduced into it. As a trigger, the 155TV1 chip can be used, the counter 555IE9, 555IE10, 555IE17, ROM 555RE4, the prediction block is 555IR11 register (Avanesyan G.R., Levshin V.P. Integrated circuits TTL, TTLSh. Reference. - M.: M .: Engineering, 1993 .-- C. 160, 194, 195, 199, 207, 171). However, despite the fact that the introduced blocks are standard units of digital technology, their introduction, as well as the emergence of new functional relationships between them and existing blocks make it possible for a new property to appear in the device. Namely: the ADC allows to reduce the conversion time of the measured quantity due to the application of the optimal code selection procedure that takes into account the probabilistic characteristics of the measured quantity, the time characteristics of the digital-to-analog converter (time to establish the output voltage), as well as the values of the codes at the output of the ADC on previous conversion cycles. The construction of the optimal code selection procedure can be carried out using methods known in the theory of automatic control and troubleshooting (Pashkovsky G.S. Tasks of Optimal Detection and Search of Failures in CEA / Edited by I.A. Ushakov. - M .: Radio and communication, 1981. - 280 p.). The application of the optimal procedure, built taking into account the previous values of the output code, allows to reduce the time spent on selecting the code corresponding to the input voltage, and, therefore, to improve the performance of the ADC.

Структурная схема АЦП приведена на фиг.1, где 1 - схема сравнения; 2 - цифроаналоговый преобразователь (ЦАП); 3 - триггер; 4 - генератор импульсов; 5 - счетчик; 6 - регистр; 7 - постоянное запоминающее устройство (ПЗУ); 8 - блок предсказания. На фиг.2 приведена структура блока предсказания 8, реализующего линейный алгоритм предсказания, где 9, 10 - первый и второй регистры блока предсказания; 11 - блок вычитания. The block diagram of the ADC is shown in figure 1, where 1 is a comparison diagram; 2 - digital-to-analog converter (DAC); 3 - trigger; 4 - pulse generator; 5 - counter; 6 - register; 7 - read-only memory (ROM); 8 - prediction block. Figure 2 shows the structure of the prediction block 8 that implements the linear prediction algorithm, where 9, 10 are the first and second registers of the prediction block; 11 - block subtraction.

Схема сравнения 1 предназначена для сравнения входного преобразуемого напряжения U_вх и напряжения с выхода ЦАП 2 - U_ЦАП. В случае U_вх>U_ЦАП на выходе схемы сравнения 1 появится сигнал, соответствующий логической единице, в противном случае - логическому нулю. В качестве схемы сравнения 1 используется стробируемый компаратор - при подаче нулевого уровня на его третий (стробирующий) вход напряжение на выходе схемы сравнения 1 фиксируется. Это необходимо для того, чтобы исключить изменение сигнала на выходе схемы сравнения 1 при перезаписи информации из ПЗУ 7 в счетчик 5 и регистр 6. Схема сравнения 1 может быть реализована на микросхеме стробируемого компаратора 521СА3 (Булычев А.Л. Аналоговые интегральные схемы: Справочник / А. Л. Булычев, В. И. Галкин, В.А. Прохоренко. - Минск: Беларусь, 1994. - С. 382-383). ЦАП 2 предназначен для преобразования цифрового кода, подаваемого на его вход, в соответствующий уровень выходного аналогового напряжения. Триггер 3 предназначен для фиксации начала и конца процесса преобразования. При подаче на его первый вход импульса триггер 3 переходит в единичное состояние и начинается процесс преобразования. По окончании процесса преобразования триггер 3 сбрасывается в нулевое состояние импульсом со второго выхода генератора импульсов 4 (поступающего на второй вход триггера 3) при поступлении на третий вход триггера 3 единичного сигнала с третьего выхода ПЗУ 7. Генератор импульсов 4 предназначен для синхронизации работы устройства. Он имеет два выхода, причем импульсы на втором выходе инверсны импульсам на первом выходе. Он запускается при подаче на его управляющий вход напряжения, соответствующего логической единице, с выхода триггера 3.The comparison circuit 1 is intended to compare the input converted voltage U _I and voltage from the output of the DAC 2 - U _DAC . In the case of U _I > U, the _DAC at the output of the comparison circuit 1 will display a signal corresponding to a logical unit, otherwise, to a logical zero. As a comparison circuit 1, a gated comparator is used - when a zero level is applied to its third (gate) input, the voltage at the output of the comparison circuit 1 is fixed. This is necessary in order to exclude a signal change at the output of comparison circuit 1 when overwriting information from ROM 7 into counter 5 and register 6. Comparison circuit 1 can be implemented on a microchip of a gated comparator 521CA3 (A. Bulychev Analog Integrated Circuits: Reference / A. L. Bulychev, V. I. Galkin, V. A. Prokhorenko. - Minsk: Belarus, 1994. - S. 382-383). DAC 2 is designed to convert a digital code supplied to its input into the corresponding level of the output analog voltage. Trigger 3 is designed to fix the beginning and end of the conversion process. When a pulse is applied to its first input, trigger 3 goes into a single state and the conversion process begins. At the end of the conversion process, trigger 3 is reset to zero by a pulse from the second output of pulse generator 4 (fed to the second input of trigger 3) when a single signal from the third output of ROM 7 is received at the third input of trigger 3. Pulse generator 4 is designed to synchronize the operation of the device. It has two outputs, and the pulses at the second output are inverse to the pulses at the first output. It starts when a voltage corresponding to a logical unit is applied to its control input from the output of trigger 3.

Счетчик 5 предназначен для формирования интервала времени, соответствующего времени установления напряжения на выходе ЦАП 2 для текущего кода. Для этого в счетчик 5 записывается некоторое число и его переводят в режим суммирования (вычитания). При подаче на первый вход счетчика импульсов содержимое его увеличивается (если используется суммирующий счетчик) или уменьшается (если используется вычитающий счетчик). По достижении содержимым счетчика максимального значения для суммирующего счетчика (нулевого для вычитающего счетчика) на его выходе устанавливается уровень логического нуля, который сигнализирует об окончании заданного интервала времени. Уровень логического нуля с выхода счетчика 5 поступает на его второй вход, и он переходит в режим записи. С приходом положительного фронта на первый вход счетчика 5 в него записывается информация, поданная на его третьи (информационные) входы. При этом на выходе счетчика 5 устанавливается уровень логической единицы, он переходит в режим суммирования (вычитания) и к формированию следующего временного отрезка. The counter 5 is designed to form a time interval corresponding to the time of establishing the voltage at the output of the DAC 2 for the current code. To do this, a certain number is recorded in counter 5 and it is transferred to the summation (subtraction) mode. When applying to the first input of the pulse counter, its content increases (if a summing counter is used) or decreases (if a subtracting counter is used). When the contents of the counter reach the maximum value for the totalizing counter (zero for the subtracting counter), a logic zero level is set at its output, which signals the end of the specified time interval. The logical zero level from the output of the counter 5 goes to its second input, and it goes into recording mode. With the arrival of a positive front at the first input of the counter 5, information is recorded in it, submitted to its third (information) inputs. At the same time, at the output of counter 5, the level of the logical unit is set; it switches to the summation (subtraction) mode and to the formation of the next time interval.

В качестве счетчика 5 может быть использована микросхема 555ИЕ10. При этом выход переноса (Р) необходимо соединить через инвертор с входом управления режимом работы (L). В суммирующем режиме сигнал на выходе переноса (Р) появляется при достижении содержимым счетчика максимального значения. Пусть для данного кода К (поданного на вход ЦАП) время установления выходного напряжения ЦАП составляет Т_i, а период импульсов, поступающих с генератора 4, составляет Δt. Тогда в счетчик 5 необходимо записать число N_CЧi, равное N_СЧi= N_max-T_i/Δt, где N_max - максимальное значение содержимого счетчика, при котором возникает сигнал на выходе переноса (Р).As the counter 5 can be used chip 555IE10. In this case, the transfer output (P) must be connected through the inverter to the input of the operation mode control (L). In the summing mode, the signal at the transfer output (P) appears when the contents of the counter reach the maximum value. Let for a given code K (fed to the input of the DAC) the time to establish the output voltage of the DAC is T _i , and the period of pulses from the generator 4 is Δt. Then in the counter 5 it is necessary to write the number N _SCi equal to N _SCI = N _max -T _i / Δt, where N _max is the maximum value of the contents of the counter at which the signal at the transfer output (P) occurs.

При использовании в качестве счетчика 5 микросхемы 555ИЕ17 необходимо выход переноса (Р) соединить с входом (L) (Аванесян Г.Р., Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ. Справочник. - М.: Машиностроение, 1993. - С. 199). В вычитающем режиме для формирования временного интервала 7 в счетчик необходимо записать код, равный N_СЧi=T_i/Δt. При описании работы устройства предполагается, что используется вычитающий счетчик. Кроме того, будем считать, что величина задержки пропорциональна разнице между предыдущим кодом и следующим (задержка установления напряжения на выходе ЦАП 2) плюс один импульс на время срабатывания схемы сравнения 1. Например, если после кода 8 (1000) на вход ЦАП 2 подается код 6 (0110), то в счетчик 5 необходимо записать число 3 (3=8-6+1).When using the 555IE17 chip as a counter 5, the transfer output (P) must be connected to the input (L) (Avanesyan GR, Levshin VP Integrated microcircuits TTL, TTLSH. Reference book. - M.: Engineering, 1993. - C . 199). In the subtractive mode, to form the time interval 7, it is necessary to write a code into the counter equal to N _СЧi = T _i / Δt. When describing the operation of the device, it is assumed that a subtractive counter is used. In addition, we assume that the delay is proportional to the difference between the previous code and the next (delay to establish voltage at the output of DAC 2) plus one pulse for the duration of the comparison circuit 1. For example, if after code 8 (1000) a code is input to DAC 2 6 (0110), then in the counter 5 you need to write the number 3 (3 = 8-6 + 1).

Регистр 6 предназначен для хранения текущего значения выходного кода преобразования. При подаче импульса на первый вход регистра 6 в него записывается информация, поданная на его третьи входы с выхода блока предсказания 8. По положительному фронту импульса, поданного на второй вход регистра 6, в него записывается информация, поданная на его четвертые входы с первых выходов ПЗУ 7. Регистр 6 может быть реализован на микросхеме двухканального регистра 530ИР20 (Аванесян Г. Р. , Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ. Справочник. - М.: Машиностроение, 1993. - С.175). Register 6 is designed to store the current value of the output conversion code. When a pulse is applied to the first input of register 6, information is written to it, fed to its third inputs from the output of the prediction unit 8. On the positive edge of the pulse fed to the second input of register 6, information is written to it, which is fed to its fourth inputs from the first outputs of ROM 7. Register 6 can be implemented on a microchip of a two-channel register 530IR20 (Avanesyan G.R., Levshin V.P. Integrated microcircuits TTL, TTLSH. Reference book. - M.: Mashinostroenie, 1993. - P.175).

ПЗУ 7 предназначено для хранения цифровых кодов, используемых в процессе выполнения процедуры подбора выходного кода, соответствующего входному аналоговому напряжению U_вх. В ПЗУ 7 также хранятся значения задержек для всех используемых кодов (соответствующих времени установления напряжения на выходе ЦАП 2).ROM 7 is intended to store the digital codes, used in the process of performing output code selection procedure corresponding to the input analog voltage U _Rin. The ROM 7 also stores the delay values for all used codes (corresponding to the time of establishing the voltage at the output of the DAC 2).

Блок предсказания 8 предназначен для выбора процедуры поиска в зависимости от кодов, полученных на предыдущих циклах преобразования. В качестве блока предсказания 8 может быть использован обычный регистр. Он будет использоваться для запоминания кода, полученного на предыдущем цикле преобразования (алгоритм нулевого предсказания). При этом предполагается, что входная преобразуемая величина изменится незначительно за время всего цикла преобразования и соответственно значение выходного кода на следующем цикле преобразования будет близко к значению кода на предыдущем цикле. Prediction block 8 is designed to select a search procedure depending on the codes obtained in previous conversion cycles. As a prediction block 8, a conventional register may be used. It will be used to memorize the code obtained in the previous conversion cycle (zero prediction algorithm). It is assumed that the input converted value will change slightly during the entire conversion cycle and, accordingly, the value of the output code in the next conversion cycle will be close to the value of the code in the previous cycle.

Для реализации более точного (линейного) алгоритма предсказания структура блока предсказания (БПр) может иметь вид, показанный на фиг.2. В первом регистре 9 блока предсказания 8 хранится значение кода, полученное в конце последнего цикла преобразования К_i. Этот код будет записан в первый регистр 9 БПр с выходов регистра 6 устройства при появлении отрицательного перепада на первом входе блока предсказания (с выхода триггера 3, в конце очередного цикла преобразования). Одновременно во второй регистр 10 блока предсказания 8 будет переписан код с выхода первого регистра 9 блока предсказания 8, т.е. код предыдущего цикла преобразования К_i-1. Определим разность между текущим и предыдущим значением кода
Δ=К_i-К_i-1. (1)
В соответствии с алгоритмом линейного предсказания следующее ожидаемое значение кода определяется следующим образом:
К_i+1=К_i+Δ. (2)
Подставляя (1) в (2), получим
К_i+1=2К_i-К_i-1. (3)
Вычисление по формуле (3) производится с помощью блока вычитания 11, при этом значение K_i подается на первые входы блока вычитания 11 с выхода первого регистра БПр 9 со сдвигом на один разряд в сторону старших разрядов. Таким образом реализуется умножение K_i на два. На вторые входы блока вычитания 11 подается код с выходов второго регистра БПр 10. Блок вычитания 11 может быть реализован на микросхеме 155ИП3 (Аванесян Г.Р., Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ. Справочник. - М.: Машиностроение, 1993. - С. 140).To implement a more accurate (linear) prediction algorithm, the structure of the prediction block (BPR) may be as shown in FIG. 2. In the first register 9 of the prediction block 8, the code value obtained at the end of the last conversion cycle K _i is stored. This code will be written in the first register 9 Bpr from the outputs of the device register 6 when a negative difference appears at the first input of the prediction block (from the output of trigger 3, at the end of the next conversion cycle). At the same time, the code from the output of the first register 9 of prediction block 8 will be rewritten into the second register 10 of prediction block 8, i.e. code of the previous conversion cycle K _i-1 . Define the difference between the current and previous code value
Δ = K _i -K _i-1 . (1)
According to the linear prediction algorithm, the following expected code value is determined as follows:
K _{i + 1} = K _i + Δ. (2)
Substituting (1) in (2), we obtain
K _{i + 1} = 2K _i -K _i-1 . (3)
The calculation according to the formula (3) is carried out using the subtraction block 11, and the value of K _i is supplied to the first inputs of the subtraction block 11 from the output of the first register BPR 9 with a shift by one digit towards the higher digits. Thus, the multiplication of K _i by two is realized. A code from the outputs of the second register of BPR 10 is supplied to the second inputs of the subtraction block 11. The subtraction block 11 can be implemented on the 155IP3 chip (Avanesyan G.R., Levshin V.P. Integrated circuits TTL, TTLSH. Reference book. - M.: Engineering, 1993 .-- S. 140).

Следует отметить, что на первые входы ПЗУ 7 и третьи входы регистра 6 подаются М старших разрядов результата вычисления по формуле (3) с выхода блока вычитания 11 (и соответственно с выходов блока предсказания 8, фиг.2). В общем случае 1≤М≤N, где N - разрядность АЦП. При М=N необходимо составить оптимальную процедуру поиска для всех возможных кодов N разрядного АЦП. Это потребует применения ПЗУ 7 значительного объема. Учитывая неточность алгоритма предсказания, целесообразно использовать значение М, меньшее N, т.е. одну оптимальную процедуру подбора кода использовать для группы выходных кодов, значения которых близки друг к другу. Конкретное значение М определяют исходя из точности алгоритма предсказания, эффективности процедуры подбора кода и исходя из ограничений, накладываемых на емкость ПЗУ 7. Отметим также, что при М<N, на свободные (младшие) третьи входы регистра 6 подается уровень логического нуля. It should be noted that the first inputs of the ROM 7 and the third inputs of the register 6 are fed M high order bits of the calculation result by the formula (3) from the output of the subtraction block 11 (and, accordingly, from the outputs of the prediction block 8, Fig. 2). In the general case, 1≤M≤N, where N is the resolution of the ADC. When M = N, it is necessary to draw up the optimal search procedure for all possible N codes of the bit ADC. This will require a significant amount of ROM 7. Given the inaccuracy of the prediction algorithm, it is advisable to use a value of M less than N, i.e. use one optimal code selection procedure for a group of output codes whose values are close to each other. The specific value of M is determined based on the accuracy of the prediction algorithm, the effectiveness of the code selection procedure, and based on the restrictions imposed on the ROM capacity 7. Note also that for M <N, the free (lower) third inputs of register 6 are supplied with a logic zero level.

Задача построения оптимальной процедуры подбора кода в процессе аналого-цифрового преобразования соответствует известной задаче построения оптимальных программ диагностирования, т. е. поиску в объекте контроля единственного неисправного элемента (Пашковский Г.С. Задачи оптимального обнаружения и поиска отказов в РЭА/ Под. ред. И.А. Ушакова. - М.: Радио и связь, 1981. - C. 50-84). В данном случае необходимо найти единственное значение кода, наиболее соответствующее входному преобразуемому напряжению. Пусть в соответствии с используемым алгоритмом предсказания наиболее вероятным следующим значением кода является значение 8 (1000). Тогда оптимальная процедура подбора кода может иметь вид, показанный на фиг.3. The task of constructing the optimal code selection procedure in the process of analog-to-digital conversion corresponds to the well-known task of constructing optimal diagnostic programs, i.e., searching for the only faulty element in the monitoring object (G. Pashkovsky, Problems of Optimal Detection and Search of Failures in CEA / Ed. I.A. Ushakova. - M.: Radio and Communications, 1981. - C. 50-84). In this case, it is necessary to find the only code value that is most suitable for the input converted voltage. Let, in accordance with the used prediction algorithm, the most probable next code value is the value 8 (1000). Then the optimal code selection procedure may be as shown in FIG. 3.

В соответствии с фиг.3 первым должен быть проверен код, равный 8 (1000). Если напряжение на выходе ЦАП 2 будет больше входного напряжения (U_вх<U_ЦАП), то следующим должен быть проверен код 6 (0110) - переход производится по левой ветви графа, выходящей из первой вершины и помеченной цифрой 0. Если напряжение на выходе ЦАП 2 будет меньше входного напряжения (U_вх>U_ЦАП), то следующим должен быть проверен код 10 (1010) - переход производится по правой ветви графа, выходящей из первой вершины и помеченной цифрой 1. При достижении висячей вершины или вершины, у которой отсутствует левая ветвь, процесс подбора кода заканчивается. При этом в качестве результата преобразования берется код, указанный на фиг. 3 в прямоугольнике (к которому подходят стрелки). В прямоугольниках справа от вершин графа указана задержка для данного кода. Заметим, что коды, наиболее близкие к наиболее вероятному (например коды 6, 7, 9, 10), могут быть получены за меньшее число шагов, чем значения кодов, менее вероятные (например коды 0, 1, 14, 15).In accordance with FIG. 3, a code of 8 (1000) should be checked first. If the voltage at the output of DAC 2 is greater than the input voltage (U _I <U _DAC ), then the following code should be checked 6 (0110) - the transition is made on the left branch of the graph coming from the first vertex and marked with the number 0. If the voltage at the output of the DAC 2 will be less than the input voltage (U _I > U _DAC ), then the next code should be checked 10 (1010) - the transition is made on the right branch of the graph, leaving the first vertex and marked with the number 1. Upon reaching a hanging vertex or a vertex that has no left branch, the process of selecting code ends. In this case, the code indicated in FIG. 3 in the rectangle (to which the arrows fit). The rectangles to the right of the graph vertices indicate the delay for this code. Note that the codes closest to the most probable (for example, codes 6, 7, 9, 10) can be obtained in fewer steps than the values of the codes, less likely (for example, codes 0, 1, 14, 15).

Содержимое области памяти ПЗУ 7 для этой процедуры подбора кода приведено в табл.1. The contents of the ROM 7 memory area for this code selection procedure are given in Table 1.

Процедура подбора кода записана в ПЗУ 7 в виде последовательности слов. Адреса слов приведены во втором столбце "Адрес". Значение адреса приведено как в десятичной форме, так и в двоичной (в скобках). Адрес состоит из трех частей. В двоичном представлении адреса в табл.1 отдельные части отделены пробелами. Старшая часть адреса поступает с выхода блока предсказания 8 и для данной процедуры подбора кода она имеет одно и то же значение. Средняя часть адреса (1 бит) формируется сигналом с выхода схемы сравнения 1. Младшая часть адреса определяется кодом, поступающим с выхода регистра 6. The code selection procedure is recorded in ROM 7 as a sequence of words. Addresses of words are given in the second column "Address". The address value is given both in decimal and in binary (in brackets). The address consists of three parts. In the binary representation of the address in Table 1, the individual parts are separated by spaces. The older part of the address comes from the output of prediction block 8, and for this code selection procedure it has the same value. The middle part of the address (1 bit) is formed by the signal from the output of the comparison circuit 1. The smallest part of the address is determined by the code coming from the output of register 6.

Каждое слово имеет три поля. Первое поле "Код" содержит текущий код, используемый на данном шаге подбора выходного кода (в табл. 1 приведено десятичное значение этого кода и в скобках - его двоичное представление). Поле "Задержка" содержит число, пропорциональное времени установления ЦАП 2 и срабатывания схемы сравнения 1 для соответствующего кода из поля "Код" (в данном случае принято, что это время равно разности между текущим кодом и предыдущим плюс единица на срабатывание схемы сравнения 1). Поле "Признак окончания" определяет момент времени окончания процедуры подбора кода. Выполнение процедуры подбора кода заканчивается, если это поле будет содержать единицу. Each word has three fields. The first field "Code" contains the current code used at this step of selecting the output code (Table 1 shows the decimal value of this code and in brackets its binary representation). The “Delay” field contains a number proportional to the time it took to establish the DAC 2 and the comparison circuit 1 for the corresponding code from the “Code” field (in this case, it is assumed that this time is equal to the difference between the current code and the previous one plus one for the operation of the comparison circuit 1). The "End sign" field defines the time point for the end of the code selection procedure. The code selection procedure ends if this field contains one.

Оптимальная процедура подбора кода для случая, когда наиболее вероятным значением является код 4 (0100), приведена на фиг.4. Содержимое области памяти ПЗУ 7, соответствующей этой процедуре подбора кода, приведено в табл. 2. The optimal code selection procedure for the case when the most likely value is code 4 (0100) is shown in Fig. 4. The contents of the memory area of ROM 7 corresponding to this code selection procedure are given in table. 2.

Рассмотрим работу устройства при следующих исходных данных. Разрядность АЦП - 4. Диапазон входного напряжения составляет 10 V. Для 4-разрядного АЦП в этом случае ступень квантования равна ΔU=10V/2⁴=10V/16=0,625V. Это означает, что при подаче на вход ЦАП 2 кода, например, равного 4, на его выходе будет напряжение U_ЦАП=4•0,625=2,5V. Предположим, что на вход АЦП подано напряжение U_вх=2,6V. В качестве блока предсказания используется обычный регистр (нулевое предсказание).Consider the operation of the device with the following initial data. The resolution of the ADC is 4. The input voltage range is 10 V. For a 4-bit ADC, in this case, the quantization step is ΔU = 10V / 2 ⁴ = 10V / 16 = 0.625V. This means that when applying to the DAC input 2 a code, for example, equal to 4, the output voltage will be U _DAC = 4 • 0.625 = 2.5V. Assume that a voltage U _in = 2.6V is applied to the ADC input. A regular register (zero prediction) is used as a prediction block.

Допустим также, что с выходов блока предсказания 8 на третьи входы регистра 6 поступает код 8 (1000). Это означает, что в предыдущем цикле преобразования, при использовании нулевого алгоритма предсказания, был получен код 8 (1000). (При использовании линейного алгоритма предсказания код 8 (1000) может быть получен, например, если на двух предыдущих тактах преобразования были получены коды 6 и 7 или 4 и 6 и т.д.). Код 8 (1000) также поступит на первые (старшие) входы адреса ПЗУ 7, т.е. будет выбрана область памяти ПЗУ 7, где записана процедура подбора кода для случая, когда наиболее вероятным значением на следующем цикле аналого-цифрового преобразования шага является код 8 (1000). Let us also assume that the code 8 (1000) is received from the outputs of the prediction block 8 at the third inputs of the register 6. This means that in the previous conversion cycle, using the zero prediction algorithm, code 8 (1000) was received. (When using the linear prediction algorithm, code 8 (1000) can be obtained, for example, if codes 6 and 7 or 4 and 6, etc., were received on the two previous conversion clocks). Code 8 (1000) will also go to the first (senior) inputs of the ROM address 7, i.e. the memory area of ROM 7 will be selected, where the code selection procedure is recorded for the case when the most probable value in the next cycle of analog-to-digital step conversion is code 8 (1000).

В счетчик 5 в конце предыдущего цикла преобразования должны быть записаны код, в общем случае равный разности выходного кода, полученного в предыдущем цикле преобразования, и значения кода, который будет первым применяться в процедуре поиска на следующем цикле преобразования. Если для каждого предсказанного кода составляется своя программа поиска (все разряды блока предсказания 8 подключаются к первым входам ПЗУ 7, т.е. М=N) и используется нулевой алгоритм предсказания, то содержимое счетчика 5 должно быть равно единице, поскольку значение кода на входе ЦАП 2 не изменится и нет необходимости вводить для ЦАП задержку, необходимо лишь учесть задержку срабатывания схемы сравнения 1. (При включении устройства счетчик 5 должен содержать максимальное значение, а регистр 6 - произвольное - это можно обеспечить специальными схемами предварительной установки, на фиг.1 не показанными). At counter 5, at the end of the previous conversion cycle, a code should be written that is generally equal to the difference between the output code obtained in the previous conversion cycle and the code value that will be first used in the search procedure on the next conversion cycle. If a different search program is compiled for each predicted code (all bits of prediction block 8 are connected to the first inputs of ROM 7, i.e., M = N) and a zero prediction algorithm is used, then the contents of counter 5 should be equal to one, since the value of the code at the input DAC 2 will not change and there is no need to introduce a delay for the DAC, you only need to take into account the delay of the operation of the comparison circuit 1. (When you turn on the device, counter 5 must contain the maximum value, and register 6 must be arbitrary - this can be provided by special presetting circuits, not shown in Figure 1).

В исходном состоянии триггер 3 находится в нулевом состоянии. Для запуска очередного цикла аналого-цифрового преобразования на второй вход устройства "Пуск" подают кратковременный импульс, который поступает на первый вход регистра 6, благодаря чему в него будет записан код с выхода блока предсказания 8, в данном случае код 8 (1000). Код числа 8 (1000) с выхода регистра 6 поступит на вход ЦАП 2 и на его выходе установится напряжение U_ЦАП= 8•0,625= 5V. Это напряжение поступит на второй вход схемы сравнения 1, на первый вход которого подано входное преобразуемое напряжение (для примера принято U_вх= 2,6V). Поскольку U_вх<U_ЦАП, на выходе схемы сравнения появится уровень, соответствующий логическому нулю.In the initial state, trigger 3 is in the zero state. To start the next cycle of analog-to-digital conversion, a short pulse is applied to the second input of the Start device, which is fed to the first input of register 6, due to which the code from the output of prediction block 8 will be written into it, in this case code 8 (1000). The code of the number 8 (1000) from the output of register 6 will go to the input of the DAC 2 and the voltage U of the _DAC = 8 • 0.625 = 5V will be set at its output. This voltage goes to a second input of comparator 1, at which the first input is input to convert the voltage (for example made U _Rin = 2,6V). Since U _I <U _DAC , the level corresponding to logical zero will appear at the output of the comparison circuit.

Импульс запуска со второго входа устройства "Пуск" также поступит на первый вход триггера 3, под воздействием которого триггер 3 перейдет в единичное состояние. На выходе триггера 3 установится уровень логической единицы, который поступит на второй выход устройства, сигнализируя о начале очередного цикла преобразования. Единичный сигнал с выхода триггера 3 поступит также на управляющий вход генератора импульсов 4, который начнет генерировать прямоугольные импульсы. Импульсы с первого выхода генератора импульсов 4 начнут поступать на первый вход счетчика 5. Поскольку содержимое счетчика 5 отлично от нуля (как было сказано ранее содержимое счетчика 5 в начале цикла преобразования равно единице), сигнал логической единицы с его выхода поступает на его второй вход, т.е. для счетчика 5 установлен режим вычитания. По положительному фронту очередного импульса с выхода генератора импульсов 4 содержимое счетчика 5 уменьшиться на единицу и станет равным нулю. В течение этого времени переходные процессы в схеме сравнения 1 закончатся. Нулевой уровень с выхода счетчика 5 поступит на третий (стробирующий) вход схемы сравнения 1, фиксируя значение сигнала на его выходе с тем, чтобы исключить его изменение при перезаписи информации из ПЗУ 7 в регистр 6 и счетчик 5. The start pulse from the second input of the Start device will also go to the first input of trigger 3, under the influence of which trigger 3 will go into a single state. At the output of trigger 3, the level of the logical unit is set, which will go to the second output of the device, signaling the beginning of the next conversion cycle. A single signal from the output of trigger 3 will also go to the control input of the pulse generator 4, which will begin to generate rectangular pulses. Pulses from the first output of the pulse generator 4 will begin to arrive at the first input of counter 5. Since the contents of counter 5 are nonzero (as mentioned earlier, the contents of counter 5 at the beginning of the conversion cycle are unity), the signal of a logical unit from its output goes to its second input, those. counter 5 is set to subtract. On the positive front of the next pulse from the output of the pulse generator 4, the contents of the counter 5 decrease by one and become equal to zero. During this time, transients in comparison scheme 1 will end. The zero level from the output of counter 5 will go to the third (gating) input of the comparison circuit 1, fixing the value of the signal at its output so as to exclude its change when overwriting information from ROM 7 in register 6 and counter 5.

Таким образом, на адресных входах ПЗУ 7 будет сформирован код 264 (1000 0 1000). При этом на первых выходах ПЗУ 7 появится код числа 6 (0110), на вторых выходах - код числа 3 (0011) и на третьем выходе - нулевой уровень (9-я строка в табл. 1). Поскольку при обнулении счетчика 5 он переходит в режим записи, с приходом очередного импульса с первого выхода генератора импульсов 4 на первый вход счетчика в него будет записан код числа 3 (0011) со вторых выходов ПЗУ 7. Содержимое счетчика 5 станет отличным от нуля и на его выходе сформируется положительный перепад напряжения, по которому в регистр 6 будет записан код числа 6 с первых выходов ПЗУ 7. На фиг.3 это соответствует переходу от кода 8 к коду 6 при U_вх<U_ЦАП.Thus, at the address inputs of the ROM 7 will be generated code 264 (1000 0 1000). In this case, at the first outputs of ROM 7, the code of the number 6 (0110) will appear, at the second outputs - the code of the number 3 (0011), and at the third output - the zero level (9th line in Table 1). Since when resetting counter 5, it switches to recording mode, with the arrival of the next pulse from the first output of the pulse generator 4 to the first input of the counter, the code of 3 (0011) from the second outputs of ROM 7 will be written into it. The contents of counter 5 will become non-zero and a positive voltage drop will be formed at its output, according to which the code of number 6 from the first outputs of the ROM 7 will be recorded in register 6. In Fig. 3, this corresponds to the transition from code 8 to code 6 with U _in <U _DAC .

На выходе ЦАП 2 появится напряжение U_ЦАП=6•0,625=3,75V и поскольку U_вх<U_ЦАП, на выходе схемы сравнения 1 установится уровень логического нуля. На адресных входах ПЗУ 7 установится код числа 262 (1000 0 0110) и на первых выходах ПЗУ 7 появится код 4 (0100), а на вторых выходах код 3 (0011) (7-я строка в табл. 1). После обнуления счетчика 5 код 4 (0100) будет записан в регистр 6, а содержимое счетчика 5 станет равным 3 (0011).At the output of the DAC 2, the voltage U _DAC = 6 • 0.625 = 3.75V will appear and since U _I <U _DAC , the logic zero level will be set at the output of the comparison circuit 1. The code 262 (1000 0 0110) will be set on the address inputs of ROM 7 and the code 4 (0100) will appear on the first outputs of the ROM 7, and the code 3 (0011) on the second outputs (line 7 in table 1). After resetting counter 5, code 4 (0100) will be written to register 6, and the contents of counter 5 will become equal to 3 (0011).

На выходе ЦАП 2 при этом появится напряжение U_ЦАП=4•0,625=2,5V. Поскольку в данном случае U_вх>U_ЦАП, на выходе схемы сравнения 1 установится уровень логической единицы. На адресных входах ПЗУ 7 установится код числа 276 (1000 1 0100) и на первых выходах ПЗУ 7 появится код 5 (0101), а на вторых выходах код 2 (0010) (21-я строка в табл. 1). После обнуления счетчика 5 код 5 (0101) будет записан в регистр 6, а содержимое счетчика 5 станет равным 1 (0001).At the output of the DAC 2, a voltage U of the _DAC = 4 • 0.625 = 2.5V will appear. Since in this case U _I > U _DAC , the output level of the comparison circuit 1 will set the level of the logical unit. At the address inputs of ROM 7, the code number 276 (1000 1 0100) will be set, and code 5 (0101) will appear at the first outputs of ROM 7, and code 2 (0010) at the second outputs (line 21 in Table 1). After resetting counter 5, code 5 (0101) will be written to register 6, and the contents of counter 5 will become 1 (0001).

На выходе ЦАП 2 при этом появится напряжение U_ЦАП=5•0,625=3,125V. Поскольку в данном случае U_вх<U_ЦАП, на выходе схемы сравнения 1 установится уровень логического нуля. На адресных входах ПЗУ 7 установится код числа 261 (1000 0 0101) и на первых выходах ПЗУ 7 появится код 4 (0100), а на вторых выходах код 1 (0001) (6-я строка в табл. 1). После обнуления счетчика 5 код 4 (0100) будет записан в регистр 6, а содержимое счетчика 5 станет равным 1 (0001).At the output of the DAC 2, a voltage U of the _DAC = 5 • 0.625 = 3.125V will appear. Since in this case U _I <U _DAC , the output of the comparison circuit 1 will set the level of logical zero. The code 261 (1000 0 0101) will be set on the address inputs of ROM 7 and the code 4 (0100) will appear on the first outputs of the ROM 7, and the code 1 (0001) on the second outputs (6th line in Table 1). After resetting counter 5, code 4 (0100) will be written to register 6, and the contents of counter 5 will become equal to 1 (0001).

При этом на третьем выходе ПЗУ 3 установится уровень логической единицы (6-я строка в табл. 1, столбец "Признак окончания"), который поступит на третий вход регистра 3, благодаря чему с приходом импульса со второго выхода генератора импульсов 4 триггер 3 перейдет в нулевое состояние. На выходе триггера 3 установится нулевой логический уровень, который поступит на второй выход устройства, сигнализируя об окончании очередного цикла аналого-цифрового преобразования. По отрицательному перепаду на выходе триггера 3 в блок предсказания 8 будет записан результат последнего преобразования, в данном случае код 4 (0100). При использовании алгоритма нулевого предсказания код 4 (0100) с выхода блока предсказания 8 будет подан на старшие разряды ПЗУ 7, и таким образом в следующем цикле преобразования будет использоваться процедура подбора кода из другой области памяти ПЗУ 7. Содержимое области памяти ПЗУ 7 для случая, когда наиболее вероятным следующим значением является код 4 (0100), приведено в табл. 2. Процедура подбора кода для этого случая в виде графа изображена на фиг.4. At the same time, the logical unit level (the 6th row in Table 1, the column "Finish Sign") will be set at the third output of ROM 3, which will go to the third input of register 3, so that with the arrival of the pulse from the second output of the pulse generator 4, trigger 3 will go on to zero state. At the output of trigger 3, a logic level of zero will be established, which will go to the second output of the device, signaling the end of the next cycle of analog-to-digital conversion. According to the negative difference at the output of trigger 3, the result of the last conversion, in this case code 4 (0100), will be recorded in prediction block 8. When using the zero prediction algorithm, code 4 (0100) from the output of prediction block 8 will be fed to the upper bits of ROM 7, and thus, in the next conversion cycle, the code selection procedure from another memory area of ROM 7 will be used. The contents of the ROM memory 7 for the case when the most likely next value is code 4 (0100), is given in table. 2. The procedure for selecting the code for this case in the form of a graph is shown in Fig.4.

Нулевой уровень с выхода триггера 3 также приостановит работу генератора импульсов 4. При этом содержимое счетчика 5 будет равно 1 (0001), т.е. устройство будет подготовлено к следующему циклу аналого-цифрового преобразования. The zero level from the output of trigger 3 will also suspend the operation of pulse generator 4. In this case, the contents of counter 5 will be 1 (0001), i.e. the device will be prepared for the next analog-to-digital conversion cycle.

Определим время преобразования для предложенного АЦП. На фиг.3 рядом с вершинами графа (справа) приведены значения задержек для каждой проверяемой комбинации (значения задержек заключены в прямоугольник). Значения задержек определены как количество импульсов, которое должно прийти с выхода генератора импульсов 4 на счетчик 5 для проверки данного кода. Оно равно значению задержек, приведенных в табл. 1 для каждого кода, плюс один импульс, необходимый для перезаписи информации из ПЗУ 7 в счетчик 5 и регистр 6. При заданных выше условиях и использовании процедуры подбора, граф которой приведен на фиг.3, наибольшая задержка будет, если следующими выходными кодами будут 0, 1, 14 или 15. Так, для кода 0 необходимо будет проверить коды 8, 6, 4, 3, 2, 1. Общая задержка составит 2+4+4+3+3+3=19 импульсов. We determine the conversion time for the proposed ADC. In Fig. 3, next to the vertices of the graph (on the right) are the delay values for each tested combination (the delay values are enclosed in a rectangle). The delay values are defined as the number of pulses that should come from the output of the pulse generator 4 to the counter 5 to verify this code. It is equal to the value of the delays given in table. 1 for each code, plus one pulse necessary to rewrite information from ROM 7 to counter 5 and register 6. Under the above conditions and using the selection procedure, the graph of which is shown in Fig. 3, the greatest delay will be if the following output codes are 0 , 1, 14 or 15. So, for code 0, you will need to check codes 8, 6, 4, 3, 2, 1. The total delay will be 2 + 4 + 4 + 3 + 3 + 3 = 19 pulses.

При использовании обычного АЦП последовательного приближения при любом выходном коде необходимо проверить четыре кода для 4-разрядного АЦП. При этом при проверке каждого кода используется интервал времени, равный максимальному времени установления напряжения на выходе ЦАП (т.е. время установления при подаче на вход ЦАП после комбинации 0 комбинации 15). При использовании генератора импульсов предлагаемого устройства интервал времени, соответствующий максимальному времени установления, будет соответствовать 15 импульсам. Т. е. время преобразования обычного АЦП последовательного приближения составит 15•4=60 импульсов. When using a conventional sequential approximation ADC for any output code, it is necessary to check four codes for a 4-bit ADC. In this case, when checking each code, a time interval is used equal to the maximum time for establishing the voltage at the output of the DAC (i.e., the settling time when applying to the input of the DAC after combination 0 of combination 15). When using the pulse generator of the proposed device, the time interval corresponding to the maximum settling time will correspond to 15 pulses. That is, the conversion time of a conventional sequential approximation ADC will be 15 • 4 = 60 pulses.

Таким образом, предлагаемое устройство позволяет повысить скорость преобразования более чем в три раза. Для выходных кодов, близких к предсказанному, время преобразования еще меньше. Так, для кода 6 (0110) время преобразования составит 2+4+3=9 импульсов. Thus, the proposed device can increase the conversion speed by more than three times. For output codes close to predicted, the conversion time is even shorter. So, for code 6 (0110), the conversion time will be 2 + 4 + 3 = 9 pulses.

Следовательно, предложенный АЦП позволяет уменьшить время преобразования благодаря применению оптимальной процедуры подбора кода и учету как времени установления напряжения на выходе ЦАП, так и кодов, полученных на предыдущих циклах преобразования. Therefore, the proposed ADC allows to reduce the conversion time by using the optimal code selection procedure and taking into account both the time to establish the voltage at the output of the DAC and the codes obtained in previous conversion cycles.

Claims

An analog-to-digital converter containing a comparison circuit, the first input of which is supplied with the input converted voltage, which is the first input of the device, and the output of the DAC is connected to the second input, the inputs of which are connected to the outputs of the register and are the first outputs of the device, the first input of the register is the second input of the ADC , a pulse generator, characterized in that a counter, a read-only memory (ROM), a prediction unit for selecting a search procedure depending on the codes, are received As described in previous conversion cycles, the trigger, the first input of which is connected to the second input of the device, the output is the second output of the device and connected to the first input of the prediction unit and the input of the pulse generator, the first output of which is connected to the first input of the counter, and the second output is connected to the second input trigger, the second input of the counter is connected to its output, the third input of the comparison circuit and the second input of the register, the outputs of which are connected to the second inputs of the prediction unit, the outputs of which are connected to the third register inputs and with the first inputs of the ROM, the second input of which is connected to the output of the comparison circuit, the third inputs are connected to the output of the register, the first outputs of the ROM are connected to the fourth inputs of the register, the second outputs to the third inputs of the counter, the third output to the third input of the trigger.