RU2204884C1

RU2204884C1 - Analog-to-digital converter

Info

Publication number: RU2204884C1
Application number: RU2002108108/09A
Authority: RU
Inventors: С.П. Орлов; Н.Н. Хрисанов; М.В. Чухонцев
Priority date: 2002-03-29
Filing date: 2002-03-29
Publication date: 2003-05-20

Abstract

FIELD: electric measurements and computer engineering. SUBSTANCE: converter functions to convert analog voltage into code in two steps. Device has comparison circuit, digital-to-analog converter, flip-flop, pulse generator, counter, register, read-only memory, and read-out analog-to-digital converter. EFFECT: enhanced speed. 1 cl, 2 dwg, 1 tbl

Description

Изобретение относится к электроизмерительной и вычислительной технике и может быть использовано для преобразования аналогового напряжения в код. The invention relates to electrical and computer technology and can be used to convert analog voltage to code.

Известен N-разрядный АЦП считывания, содержащий делитель опорного напряжения, 2^N стробируемых компараторов напряжения (КН), дешифратор, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, регистр (Федорков Б.Г., Телец В.А. Микросхемы ЦАП и АЦП: функционирование, параметры, применение. -М.: Энергоатомиздат, 1990. -С.151, рис.3.17).Known N-bit ADC reading, containing a reference voltage divider, 2 ^N gated voltage comparators (KN), decoder, EXCLUSIVE OR elements, register (Fedorkov B.G., Taurus V.A. DAC and ADC chips: operation, parameters, application .-M.: Energoatomizdat, 1990.-P.151, Fig. 3.17).

Недостатком АЦП считывания является быстро возрастающая сложность с увеличением разрядности, т.к. для построения N-разрядного АЦП требуется 2^N компараторов напряжения и делитель напряжения, содержащий такое же количество одинаковых сопротивлений. В то же время АЦП подобного типа обеспечивают максимальное быстродействие, преобразование осуществляется за один такт работы.The disadvantage of the ADC reading is the rapidly increasing complexity with increasing bit depth, because to build an N-bit ADC, 2 ^N voltage comparators and a voltage divider containing the same number of identical resistances are required. At the same time, ADCs of this type provide maximum performance, conversion is carried out in one clock cycle.

Наиболее близким по технической сущности к предлагаемому является АЦП последовательного приближения, содержащий схему сравнения (СС), на первый вход которого подается входное преобразуемое напряжение, а выход подключен к первому входу регистра последовательной аппроксимации (РПА), первые выходы которого подключены к входам цифроаналогового преобразователя (ЦАП) и одновременно являются выходами АЦП, выход ЦАП подключен ко второму входу схемы сравнения, второй вход регистра последовательной аппроксимации является вторым входом АЦП, третий вход которого соединен с выходом элемента И, а второй выход - со вторым входом этого элемента И, первый вход которого подключен к выходу генератора тактовых импульсов (Чернов В.Г. Устройства ввода-вывода аналоговой информации для цифровых систем сбора и обработки данных. - М.: Машиностроение, 1988. -С. 85, рис.57. Функциональная схема и временные диаграммы АЦП последовательной аппроксимации). АЦП последовательного приближения характеризуется следующими особенностями. В процессе подбора кода используется метод половинного деления. Процесс преобразования всегда длится N тактов, где N - разрядность АЦП, а длительность преобразования составляет Т_пр = Nt_ЦАП, где t_ЦАП - время установления напряжения на выходе ЦАП при смене кода на его входе. В качестве t_ЦАП берется значение, равное его максимальному значению t_ЦАПmax (соответствующее подаче на вход ЦАП после нулевого максимального кода для данного ЦАП), т.е. не учитывается различное время установления выходного напряжения на выходе ЦАП для различных кодов.The closest in technical essence to the proposed one is a serial approximation ADC containing a comparison circuit (CC), the first input of which is supplied with the input converted voltage, and the output is connected to the first input of the serial approximation register (RPA), the first outputs of which are connected to the inputs of the digital-to-analog converter ( DAC) and simultaneously are the outputs of the ADC, the output of the DAC is connected to the second input of the comparison circuit, the second input of the serial approximation register is the second input of the ADC, the th input of which is connected to the output of the And element, and the second output is connected to the second input of this And element, the first input of which is connected to the output of the clock (VG Chernov, Analogue input-output devices for digital data acquisition and processing systems. - M .: Mashinostroenie, 1988.-S. 85, Fig. 57. Functional diagram and timing diagrams of the ADC of sequential approximation). The successive approximation ADC is characterized by the following features. In the process of code selection, the half division method is used. The conversion process always lasts N cycles, where N is the ADC capacity, and the conversion duration is T _CR = Nt _DAC , where t _DAC is the time the voltage at the DAC output is established when the code at its input is changed. As t _{DAC, the} value is taken equal to its maximum value t _{DAC max} (corresponding to the input to the DAC input after the zero maximum code for this DAC), i.e. different time of establishing the output voltage at the output of the DAC for different codes is not taken into account.

Недостатком устройства является низкое быстродействие, поскольку не учитывается время установления напряжения на выходе цифроаналогового преобразователя и поиск производится среди всех возможных кодов. The disadvantage of this device is its low speed, since the time to establish the voltage at the output of the digital-to-analog converter is not taken into account and the search is performed among all possible codes.

Технический результат - повышение быстродействия АЦП за счет выполнения преобразования в два этапа. На первом этапе производится "грубое" преобразование с помощью АЦП считывания малой разрядности, благодаря чему сужается область поиска на втором этапе. На втором этапе выполняется оптимальная логическая процедура подбора выходного кода в выделенной области, учитывающей как статистические характеристики сигнала, так и временные характеристики ЦАП (время установления напряжения на выходе). The technical result is an increase in the performance of the ADC due to the conversion in two stages. At the first stage, a “rough” conversion is performed using an ADC of reading a low bit depth, due to which the search area is narrowed at the second stage. At the second stage, the optimal logical procedure for selecting the output code in the selected area is performed, taking into account both the statistical characteristics of the signal and the time characteristics of the DAC (time to establish the voltage at the output).

Поставленный технический результат достигается тем, что в АЦП последовательного приближения, содержащего схему сравнения (СС), на первый вход которой подается входное преобразуемое напряжение с первого входа устройства, а ко второму входу подключен выход ЦАПа, первые и вторые входы которого являются первыми выходами устройства, вторые входы ЦАП соединены с выходами регистра, первый вход которого является вторым входом АЦП, генератор импульсов, введены счетчик, постоянное запоминающее устройство (ПЗУ), АЦП считывания, триггер, первый вход которого соединен со вторым входом устройства, выход является вторым выходом устройства и подключен к входу генератора импульсов, выход которого соединен со вторым входом триггера и первым входом счетчика, второй вход которого соединен с его выходом, третьими входами триггера и схемы сравнения, а также со вторым входом регистра, первый вход устройства соединен с первым входом АЦП считывания, второй вход которого соединен с выходом триггера, а выходы подключены к первым входам ЦАП и ПЗУ, второй вход ПЗУ соединен с выходом схемы сравнения, третьи входы подключены к выходу регистра, первые выходы ПЗУ соединены с третьими входами регистра, вторые выходы - с третьими входами счетчика, а третий выход - с четвертым входом триггера. The technical result is achieved by the fact that in the ADC a sequential approximation containing a comparison circuit (SS), the first input of which is supplied with the input converted voltage from the first input of the device, and the output of the DAC is connected to the second input, the first and second inputs of which are the first outputs of the device, the second inputs of the DAC are connected to the outputs of the register, the first input of which is the second input of the ADC, a pulse generator, a counter, read-only memory (ROM), an ADC readout, a trigger, a first input are introduced which is connected to the second input of the device, the output is the second output of the device and connected to the input of the pulse generator, the output of which is connected to the second input of the trigger and the first input of the counter, the second input of which is connected to its output, the third inputs of the trigger and the comparison circuit, as well as to the second the input of the register, the first input of the device is connected to the first input of the ADC reading, the second input of which is connected to the output of the trigger, and the outputs are connected to the first inputs of the DAC and ROM, the second input of the ROM is connected to the output of the comparison circuit, the third inputs are connected to the register output, the first outputs of the ROM are connected to the third inputs of the register, the second outputs to the third inputs of the counter, and the third output to the fourth input of the trigger.

Структурная схема предлагаемого устройства отличается от известного тем, что в него введены счетчик, постоянное запоминающее устройство (ПЗУ), АЦП считывания и триггер, которые являются стандартными узлами аналоговой и цифровой вычислительной техники. В качестве триггера может быть использована микросхема 155ТВ1 счетчика - 555ИЕ17, ПЗУ - 555РЕ4 (Аванесян Г.Р., Левшин В. П. Интегральные микросхемы ТТЛ, ТТЛШ: Справочник. - М.: Машиностроение, 1993. - с. 160, 199, 207). Однако, несмотря на то, что введенные блоки являются стандартными узлами аналоговой и цифровой техники, их введение, а также появление новых функциональных связей между ними и существующими блоками дает возможность проявиться в устройстве новому свойству. А именно: АЦП позволяет уменьшить время преобразования измеряемой величины за счет того, что преобразование выполняется в два этапа. На первом этапе производится "грубое" преобразование с помощью АЦП считывания малой разрядности, благодаря чему сужается область поиска на втором этапе. На втором этапе выполняется оптимальная логическая процедура подбора выходного кода в выделенной области, учитывающей как статистические характеристики сигнала, так и временные характеристики ЦАП (время установления напряжения на входе). Построение оптимальной процедуры подбора кода может быть произведено с помощью методов, известных в теории автоматического контроля и поиска неисправностей (Пашковский Г. С. Задачи оптимального обнаружения и поиска отказов в РЭА/ Под. ред. И.А.Ушакова. -М.: Радио и связь, 1981. - 280 с.). Применение оптимальной процедуры, построенной с учетом статистических характеристик сигнала, возможной области нахождения выходного кода (определенной на первом этапе) и временных характеристик ЦАП (времени установления), позволяет уменьшить время, затрачиваемое на подбор кода, соответствующего входному напряжению, и следовательно, повысить быстродействие АЦП. The structural diagram of the proposed device differs from the known one in that a counter, read-only memory (ROM), an ADC reader and a trigger are introduced into it, which are standard units of analog and digital computer technology. As a trigger, the counter chip 155TV1 can be used - 555IE17, ROM - 555RE4 (Avanesyan G.R., Levshin V.P. Integrated circuits TTL, TTLSH: Reference book. - M .: Engineering, 1993. - p. 160, 199, 207). However, despite the fact that the introduced blocks are standard units of analog and digital technology, their introduction, as well as the emergence of new functional relationships between them and existing blocks, makes it possible to manifest a new property in the device. Namely: the ADC allows you to reduce the conversion time of the measured value due to the fact that the conversion is performed in two stages. At the first stage, a “rough” conversion is performed using an ADC of reading a low bit depth, due to which the search area is narrowed at the second stage. At the second stage, the optimal logical procedure for selecting the output code in the selected area is performed, taking into account both the statistical characteristics of the signal and the time characteristics of the DAC (time to establish the voltage at the input). The construction of the optimal code selection procedure can be carried out using methods known in the theory of automatic control and troubleshooting (G. Pashkovsky, Problems of Optimal Detection and Search of Failures in CEA / Edited by I.A. Ushakov. -M .: Radio and communication, 1981. - 280 p.). The application of the optimal procedure, taking into account the statistical characteristics of the signal, the possible area of the output code (determined at the first stage) and the time characteristics of the DAC (settling time), reduces the time taken to select the code corresponding to the input voltage and, therefore, improves the performance of the ADC .

Структурная схема АЦП приведена на фиг.1, где 1 - схема сравнения, 2 - цифроаналоговый преобразователь (ЦАП); 3 - триггер; 4 - генератор импульсов; 5 - счетчик; 6 - регистр; 7 - постоянное запоминающее устройство (ПЗУ); 8 - АЦП считывания. The block diagram of the ADC is shown in figure 1, where 1 is a comparison circuit, 2 is a digital-to-analog converter (DAC); 3 - trigger; 4 - pulse generator; 5 - counter; 6 - register; 7 - read-only memory (ROM); 8 - ADC reading.

Схема сравнения 1 предназначена для сравнения входного преобразуемого напряжения U_вх и напряжения с выхода ЦАП 2 - U_ЦАП. В случае U_ВХ >U_ЦАП на выходе схемы сравнения 1 появится сигнал, соответствующий логической единице, в противном случае - логическому нулю. В качестве схемы сравнения 1 используется стробируемый компаратор при подаче нулевого уровня на его третий (стробирующий) вход, напряжение на выходе схемы сравнения 1 фиксируется. Это необходимо для того, чтобы исключить изменение сигнала на выходе схемы сравнения 1 при перезаписи информации из ПЗУ 7 в счетчик 5 и регистр 6. Схема сравнения 1 может быть реализована на микросхеме стробируемого компаратора 521 САЗ (Булычев А.Л. Аналоговые интегральные схемы: Справочник / А.Л. Булычев, В. И. Галкин, В.А. Прохоренко. - Мн.: Беларусь, 1994. -С.382-383). ЦАП 2 предназначен для преобразования цифрового кода, подаваемого на его вход, в соответствующий уровень выходного аналогового напряжения. При этом на первые входы (старшие разряды) ЦАП подается код с выхода АЦП считывания, а на вторые входы (младшие разряды) подается код с выхода регистра 6. Триггер 3 предназначен для фиксации начала и конца процесса преобразования. При подаче на его первый вход импульса триггер 3 переходит в единичное состояние и начинается процесс преобразования. По окончании процесса преобразования триггер 3 сбрасывается в нулевое состояние импульсом с выхода генератора импульсов 4 (поступающего на второй вход триггера 3) при поступлении на третий вход триггера 3 нулевого логического уровня с выхода счетчика 5 и единичного сигнала с третьего выхода ПЗУ 7. Генератор импульсов 4 предназначен для синхронизации работы устройства. Он запускается при подаче на его управляющий вход напряжения, соответствующего логической единице, с выхода триггера 3.The comparison circuit 1 is intended to compare the input converted voltage U _I and voltage from the output of the DAC 2 - U _DAC . In the case of _BX U> U _DAC at the output of the comparison circuit 1 will be the signal corresponding to a logic one, otherwise - logical zero. As a comparison circuit 1, a gated comparator is used when applying a zero level to its third (gating) input, the voltage at the output of the comparison circuit 1 is fixed. This is necessary in order to exclude a signal change at the output of comparison circuit 1 when overwriting information from ROM 7 into counter 5 and register 6. Comparison circuit 1 can be implemented on a microchip of a gated comparator 521 SAZ (A. Bulychev Analog Integrated Circuits: Reference / A.L. Bulychev, V.I. Galkin, V.A. Prokhorenko. - Mn .: Belarus, 1994. -P.382-383). DAC 2 is designed to convert a digital code supplied to its input into the corresponding level of the output analog voltage. In this case, the code from the output of the ADC readout is supplied to the first inputs (high-order bits) of the DAC, and the code from the output of register 6 is sent to the second inputs (low-order bits). Trigger 3 is used to fix the beginning and end of the conversion process. When a pulse is applied to its first input, trigger 3 goes into a single state and the conversion process begins. At the end of the conversion process, trigger 3 is reset to zero by a pulse from the output of the pulse generator 4 (fed to the second input of trigger 3) when the logic 3 comes from the output of counter 5 and a single signal from the third output of ROM 7 to the third input of trigger 3. Pulse generator 4 Designed to synchronize the operation of the device. It starts when a voltage corresponding to a logical unit is applied to its control input from the output of trigger 3.

Счетчик 5 предназначен для формирования интервала времени, соответствующего времени установления напряжения на выходе ЦАП 2 для текущего кода. Для этого в счетчик 5 записывается некоторое число и переводят его в режим вычитания. При подаче на его первый вход импульсов содержимое его уменьшается. По достижении содержимым счетчика нулевого значения на его выходе устанавливается уровень логического нуля, который сигнализирует об окончании заданного интервала времени. Уровень логического нуля с выхода счетчика 5 поступает на его второй вход и он переходит в режим записи. С приходом положительного фронта на первый вход счетчика 5 в него записывается информация, поданная на его третьи (информационные) входы. При этом на выходе счетчика 5 устанавливается уровень логической единицы, он переходит в режим вычитания и формирования следующего временного отрезка. The counter 5 is designed to form a time interval corresponding to the time of establishing the voltage at the output of the DAC 2 for the current code. To do this, a certain number is recorded in counter 5 and put into subtraction mode. When applying pulses to its first input, its contents decrease. When the contents of the counter reach a zero value, a logic zero level is set at its output, which signals the end of a specified time interval. The level of logical zero from the output of the counter 5 goes to its second input and it goes into recording mode. With the arrival of a positive front at the first input of the counter 5, information is recorded in it, submitted to its third (information) inputs. At the same time, at the output of counter 5, the level of the logical unit is set; it goes into the mode of subtraction and formation of the next time interval.

В качестве счетчика 5 может быть использована микросхема 555ИЕ17 в вычитающем режиме. При этом необходимо выход переноса (Р) соединить с входом (L) (Аванесян Г.Р., Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ: Справочник. - М.: Машиностроение, 1993. - с. 199). Пусть для данного кода К_i (поданного на вход ЦАП) время установления выходного напряжения ЦАП составляет Т_i, а период импульсов, поступающих с генератора 4, составляет Δt. Тогда для формирования временного интервала T_i в счетчик необходимо записать код, равный N_СЧi = T_i/Δt. При описании работы устройства будем считать, что величина задержки пропорциональна разнице между предыдущим кодом и следующим (задержка установления напряжения на выходе ЦАП 2) плюс один импульс на время срабатывания схемы сравнения 1. Например, если после кода 8 (1000) на вход ЦАП 2 подается код 6 (0110), то в счетчик 5 необходимо записать число 3 (3=8-6+1).As the counter 5, the 555IE17 chip in the subtracting mode can be used. In this case, it is necessary to connect the transfer output (P) to the input (L) (Avanesyan GR, Levshin VP Integrated circuits TTL, TTLSH: Reference book. - M.: Mashinostroenie, 1993. - p. 199). Let for a given code K _i (fed to the input of the DAC), the time to establish the output voltage of the DAC is T _i , and the period of pulses from the generator 4 is Δt. Then, to form the time interval T _i in the counter, it is necessary to write a code equal to N _СЧi = T _i / Δt. When describing the operation of the device, we assume that the delay is proportional to the difference between the previous code and the next (delay to establish voltage at the output of DAC 2) plus one pulse for the duration of the comparison circuit 1. For example, if after code 8 (1000), DAC 2 is input code 6 (0110), then in the counter 5 you need to write the number 3 (3 = 8-6 + 1).

Регистр 6 предназначен для хранения младших разрядов текущего значения выходного кода. При подаче импульса на первый вход регистра 6 в его старший разряд записывается единица, а остальные разряды обнуляются. По положительному фронту импульса, поданного на второй вход регистра 6, в него записывается информация, поданная на его третьи входы с первых выходов ПЗУ 7. Register 6 is designed to store the least significant bits of the current value of the output code. When a pulse is applied to the first input of register 6, one is written to its highest digit, and the remaining digits are reset. On the positive edge of the pulse supplied to the second input of the register 6, it records information supplied to its third inputs from the first outputs of the ROM 7.

ПЗУ 7 предназначено для хранения цифровых кодов, используемых в процессе выполнения процедуры подбора выходного кода, соответствующего входному аналоговому напряжению U_ВХ. В ПЗУ 7 также хранятся значения задержек для всех используемых кодов (соответствующих времени установления напряжения на выходе ЦАП 2).ROM 7 is intended for storing digital codes used in the process of selecting the output code corresponding to the input analog voltage U _BX . The ROM 7 also stores the delay values for all used codes (corresponding to the time of establishing the voltage at the output of the DAC 2).

АЦП считывания 8 предназначен для предварительного "грубого" преобразования входного аналогового напряжения, чтобы уменьшить область поиска на втором этапе подбора кода. При этом используется АЦП считывания небольшой разрядности, обладающий невысокой сложностью и стоимостью. The reading ADC 8 is designed for preliminary “rough” conversion of the input analog voltage in order to reduce the search area at the second stage of code selection. In this case, an ADC of reading a small bit capacity is used, which has low complexity and cost.

Задача построения оптимальной процедуры подбора кода в процессе аналого-цифрового преобразования соответствует известной задаче построения оптимальных программ диагностирования, т.е. поиску в объекте контроля единственного неисправного элемента (Пашковский Г.С. Задачи оптимального обнаружения и поиска отказов в РЭА/ Под.ред. И.А. Ушакова. -М.: Радио и связь, 1981. -с. 50-84). В данном случае необходимо найти единственное значение кода, наиболее соответствующее входному преобразуемому напряжению. Допустим разрядность АЦП (предлагаемого устройства) равна 6, причем с помощью АЦП считывания 8 формируются два старших разряда устройства. Пусть на первом этапе (с помощью АЦП считывания) определено, что выходной код, соответствующий входному напряжению, находится в диапазоне от 16 до 31 (т.е. код на выходе АЦП считывания 8 равен 01). Тогда оптимальная процедура подбора кода может иметь вид, показанный на фиг.2. The task of constructing the optimal code selection procedure in the process of analog-to-digital conversion corresponds to the well-known task of constructing optimal diagnostic programs, i.e. search in the control object for a single faulty element (G. Pashkovsky. Tasks of Optimal Detection and Search of Failures in CEA / Edited by I. A. Ushakova. -M.: Radio and Communications, 1981.-p. 50-84). In this case, it is necessary to find the only code value that is most suitable for the input converted voltage. Suppose the bit depth of the ADC (the proposed device) is 6, and with the help of the ADC read 8, two senior bits of the device are formed. Suppose that at the first stage (using the ADC readout) it is determined that the output code corresponding to the input voltage is in the range from 16 to 31 (i.e., the code at the output of the ADC readout 8 is 01). Then the optimal code selection procedure may be as shown in FIG. 2.

В соответствии с фиг. 2 первым должен быть проверен код, равный 24, или в двоичной форме - 01 1000 (старшие два разряда, формируемые с помощью АЦП считывания, отделены пробелом). Если напряжение на выходе ЦАП 2 будет больше входного напряжения (U_ВХ<U_ЦАП), то следующим должен быть проверен код 22 (01 0110) - переход производится по левой ветви графа, выходящей из первой вершины и помеченной цифрой 0. Если напряжение на выходе ЦАП 2 будет меньше входного напряжения (U_ВХ >U_ЦАП), то следующим должен быть проверен код 26 (01 1010) - переход производится по правой ветви графа, выходящей из первой вершины и помеченной цифрой 1. При достижении висячей вершины или вершины, у которой отсутствует левая или правая ветвь, процесс подбора кода заканчивается. При этом в качестве результата преобразования берется код, указанный на фиг. 2 в прямоугольнике (к которому подходят стрелки). В прямоугольниках справа от вершин графа указана задержка для данного кода. Заметим, что некоторые коды, например 24, 22, 26, могут быть получены за меньшее число шагов, чем значения некоторых других кодов, например 16, 17, 30, 31. Т.е. существует возможность строить процедуру подбора кода таким образом, чтобы коды, вероятность появления которых выше, находились за меньшее число шагов.In accordance with FIG. 2 the code 24 must be checked first, or in binary form 01 01 1000 (the upper two bits formed by the ADC readout are separated by a space). If the voltage at the output of the DAC 2 is greater than the input voltage (U _BX <U _DAC), the next code to be verified 22 (01, 0110) - the transition is made to the left of the graph branches emanating from the first vertex and marked with 0. If the output voltage DAC 2 is less than the input voltage (U _BX> U _DAC), the next code to be verified 26 (January 1010) - the transition is made from the right of the graph branches emanating from the first vertex and the marked numeral 1. Upon reaching the hanging apex or vertex, y which is missing the left or right branch, the process of selecting code ends with. In this case, the code indicated in FIG. 2 in the rectangle (to which the arrows fit). The rectangles to the right of the graph vertices indicate the delay for this code. Note that some codes, for example 24, 22, 26, can be obtained in fewer steps than the values of some other codes, for example 16, 17, 30, 31. That is, It is possible to construct the code selection procedure in such a way that codes, the probability of which is higher, are found in fewer steps.

Содержимое области ПЗУ 7 для этой процедуры подбора кода приведено в табл. 1. Процедура подбора кода записана в ПЗУ 7 в виде последовательности слов. Адреса слов приведены во втором столбце "Адрес". Значение адреса приведено как в десятичной форме, так и в двоичной (в скобках). Адрес состоит из трех частей. В двоичном представлении адреса в табл.1 отдельные части отделены пробелами. Два старших разряда адреса поступают с выхода АЦП считывания 8 и для данной процедуры подбора кода они имеют одно и то же значение - 01. Средняя часть адреса (1 бит) формируется сигналом с выхода схемы сравнения 1. Младшая часть адреса определяется кодом, поступающим с выхода регистра 6. The contents of the ROM area 7 for this code selection procedure are given in table. 1. The code selection procedure is recorded in ROM 7 as a sequence of words. Addresses of words are given in the second column "Address". The address value is given both in decimal and in binary (in brackets). The address consists of three parts. In the binary representation of the address in Table 1, the individual parts are separated by spaces. The two most significant bits of the address come from the output of the reading ADC 8 and for this code selection procedure they have the same value - 01. The middle part of the address (1 bit) is formed by the signal from the output of the comparison circuit 1. The smallest part of the address is determined by the code coming from the output register 6.

Каждое слово, хранящееся в ПЗУ 7, имеет три поля. Первое поле "Код" содержит младшие разряды текущего кода, используемого на данном шаге подбора выходного кода (в таблице приведено десятичное значение этого кода и в скобках - его двоичное представление). Поле "Задержка" содержит число, пропорциональное времени установления ЦАП 2 и срабатывания схемы сравнения 1 для соответствующего кода из поля "Код" (в данном случае принято, что это время равно разности между текущим кодом и предыдущим плюс единица на срабатывание схемы сравнения 1). Поле "Признак окончания" определяет момент времени окончания процедуры подбора кода. Выполнение процедуры подбора кода заканчивается, если это поле будет содержать единицу. Each word stored in ROM 7 has three fields. The first field "Code" contains the least significant bits of the current code used at this step of selecting the output code (the decimal value of this code is given in the table and its binary representation in brackets). The “Delay” field contains a number proportional to the time it took to establish the DAC 2 and the comparison circuit 1 for the corresponding code from the “Code” field (in this case, it is assumed that this time is equal to the difference between the current code and the previous one plus one for the operation of the comparison circuit 1). The "End sign" field defines the time point for the end of the code selection procedure. The code selection procedure ends if this field contains one.

В последнем столбце табл.1 приведены текущие значения кода, используемые в процессе подбора выходного кода. Каждый код состоит из двух частей, они отделены друг от друга пробелами. Старшие два разряда формируются с помощью АЦП считывания, а младшие четыре разряда хранятся в регистре 6. The last column of Table 1 shows the current code values used in the process of selecting the output code. Each code consists of two parts, they are separated from each other by spaces. The upper two bits are formed using the ADC read, and the lower four bits are stored in register 6.

Рассмотрим работу устройства при следующих исходных данных. Разрядность АЦП - 6. Разрядность АЦП считывания 8 равна двум. Диапазон входного напряжения составляет 10 V. Для 6-ти разрядного АЦП в этом случае ступень квантования равна ΔU=10V/2⁶=10V/64=0,15625V. Это означает, что при подаче на вход ЦАП 2 кода, например, равного 24, на его выходе будет напряжение U_ЦАП = 24•0,15625=3,75V. Предположим, что на вход АЦП подано напряжение U_ВХ=3,2V.Consider the operation of the device with the following initial data. The resolution of the ADC is 6. The resolution of the ADC read 8 is two. The input voltage range is 10 V. For a 6-bit ADC in this case, the quantization step is ΔU = 10V / 2 ⁶ = 10V / 64 = 0.15625V. This means that when a code is fed to the DAC input 2, for example, equal to 24, the output voltage will be U _DAC = 24 • 0.15625 = 3.75V. Suppose that a voltage of U _BX = 3.2V is applied to the ADC input.

В исходном состоянии триггер 3 находится в нулевом состоянии. Для запуска очередного цикла аналого-цифрового преобразования на второй вход устройства "Пуск" подают кратковременный импульс, который поступает на первый вход регистра 6, и в его старший разряд записывается единица, а остальные разряды обнуляются. В данном случае, поскольку разрядность регистра 6 равна четырем, в него будет записан код 1000. In the initial state, trigger 3 is in the zero state. To start the next cycle of analog-to-digital conversion, a short pulse is applied to the second input of the Start device, which is fed to the first input of register 6, and one is written to its highest digit, and the remaining digits are reset. In this case, since the width of register 6 is four, the code 1000 will be written to it.

Импульс запуска со второго входа устройства "Пуск" также поступит на первый вход триггера 3, под воздействием которого триггер 3 перейдет в единичное состояние. На выходе триггера 3 установится уровень логической единицы, который поступит на второй выход устройства, сигнализируя о начале очередного цикла преобразования. The start pulse from the second input of the Start device will also go to the first input of trigger 3, under the influence of which trigger 3 will go into a single state. At the output of trigger 3, the level of the logical unit is set, which will go to the second output of the device, signaling the beginning of the next conversion cycle.

Положительный перепад напряжения с выхода триггера 3 поступит также на второй вход АЦП считывания 8, благодаря чему на его выходе зафиксируется код, соответствующий входному напряжению, поданному на первый вход АЦП считывания 8. Это соответствует первому этапу преобразования: с помощью АЦП считывания 8 малой разрядности осуществляется "грубое" преобразование и находятся два старших разряда выходного кода, в данном случае они равны 01 (коду 01 0000 соответствует напряжение 16•0,15625=2,5V, коду 01 1111 соответствует напряжение 31•0,15625=4,84 V, а по принятому выше предположению на вход АЦП подано напряжение U_ВХ=3,2V).A positive voltage drop from the output of trigger 3 will also go to the second input of the read-out ADC 8, so that the code corresponding to the input voltage applied to the first input of the read-out ADC 8 will be recorded at its output. This corresponds to the first stage of conversion: using the read-out ADC 8 "rough" conversion and there are two high-order bits of the output code, in this case they are 01 (code 01 0000 corresponds to voltage 16 • 0.15625 = 2.5V, code 01 1111 corresponds to voltage 31 • 0.15625 = 4.84 V, as per accepted Above the assumption, the input of the ADC is supplied with voltage U _BX = 3.2V).

При этом на вход ЦАП 2 будет подан код числа 24 (01 1000): два разряда с выхода АЦП считывания 8 - 01 и четыре разряда с выхода регистра 6 - 1000 (как было сказано ранее, старший разряд регистра 6 устанавливается в единицу, а остальные обнуляются). На выходе ЦАП 2 установится напряжение U_ЦАП = 24•0,15625=3,75 V. Это напряжение поступит на второй вход схемы сравнения 1, на первый вход которой подано входное преобразуемое напряжение (для примера принято U_ВХ= 3,2V). Поскольку U_bx<U_цап, на выходе схемы сравнения появится уровень, соответствующий логическому нулю.In this case, the code of the number 24 (01 1000) will be fed to the input of DAC 2: two bits from the output of the ADC readout 8 - 01 and four bits from the output of register 6 - 1000 (as mentioned earlier, the highest bit of register 6 is set to one, and the rest reset to zero). At the output of the DAC 2, the voltage U of the _DAC = 24 • 0.15625 = 3.75 V will be set. This voltage will be supplied to the second input of the comparison circuit 1, the first input of which is supplied with the input converted voltage (U _VX = 3.2V for example). Since U _bx <U _DAC , the level corresponding to a logical zero will appear at the output of the comparison circuit.

Единичный сигнал с выхода триггера 3 поступит также на управляющий вход генератора импульсов 4, который начнет генерировать прямоугольные импульсы. Импульсы с выхода генератора импульсов 4 начнут поступать на первый вход счетчика 5. Содержимое счетчика 5 первоначально должно быть равным 1 (при включении устройства, это обеспечивается специальными схемами предварительной установки, на фиг.1 не показанными). Поскольку содержимое счетчика 5 отлично от нуля, сигнал логической единицы с его выхода поступает на его второй вход, т.е. для счетчика 5 установлен режим вычитания. После поступления одного импульса на первый вход счетчика 5 его содержимое станет равным нулю. В течение этого времени переходные процессы в схеме сравнения 1 закончатся. Нулевой уровень с выхода счетчика 5 поступит на третий (стробирующий) вход схемы сравнения 1, фиксируя значение сигнала на его выходе с тем, чтобы исключить его изменение при перезаписи информации из ПЗУ 7 в регистр 6 и счетчик 5. A single signal from the output of trigger 3 will also go to the control input of the pulse generator 4, which will begin to generate rectangular pulses. The pulses from the output of the pulse generator 4 will begin to arrive at the first input of the counter 5. The contents of the counter 5 should initially be equal to 1 (when the device is turned on, this is ensured by special preset circuits not shown in FIG. 1). Since the contents of counter 5 are nonzero, the logical unit signal from its output goes to its second input, i.e. counter 5 is set to subtract. After one pulse arrives at the first input of counter 5, its contents will become equal to zero. During this time, transients in comparison scheme 1 will end. The zero level from the output of counter 5 will go to the third (gating) input of the comparison circuit 1, fixing the value of the signal at its output so as to exclude its change when overwriting information from ROM 7 in register 6 and counter 5.

При этом на адресных входах ПЗУ 7 будет сформирован код 40 (01 0 1000). Соответственно на первых выходах ПЗУ 7 появится код числа 6 (0110), на вторых выходах - код числа 3 (0011) и на третьем выходе - нулевой уровень (9-я строка табл.1). Поскольку при обнулении счетчика 5 он переходит в режим записи, с приходом очередного импульса с первого выхода генератора импульсов 4 на первый вход счетчика в него будет записан код числа 3 (0011) со вторых выходов ПЗУ 7. Содержимое счетчика 5 станет отличным от нуля и на его выходе сформируется положительный перепад напряжения, по которому в регистр 6 будет записан код числа 6 с первых выходов ПЗУ 7. На фиг.2 это соответствует переходу от кода 24 к коду 22 (01 0110) при U_ВХ <U_ЦАП.In this case, the address inputs of the ROM 7 will be generated code 40 (01 0 1000). Accordingly, at the first outputs of ROM 7 the code of the number 6 (0110) will appear, at the second outputs - the code of the number 3 (0011) and at the third output - the zero level (9th line of Table 1). Since when counter 5 is reset to zero, it goes into recording mode, with the arrival of the next pulse from the first output of the pulse generator 4 to the first input of the counter, the code of the number 3 (0011) from the second outputs of ROM 7 will be written into it. The contents of counter 5 will become non-zero and a positive voltage drop will be formed at its output, according to which a code of 6 will be written to register 6 from the first outputs of ROM 7. In Fig. 2, this corresponds to the transition from code 24 to code 22 (01 0110) with U _B <U _DAC .

На входе ЦАП 2 будет код числа 22 (01 0110), соответственно, на выходе ЦАП установится напряжение U_ЦАП=22•0,15625=3,4375V и, поскольку U_ВХ<U_ЦАП, на выходе схемы сравнения 1 установится уровень логического нуля. На адресных входах ПЗУ 7 установится код числа 38 (01 0 0110) и на первых выходах ПЗУ 7 появится код 4 (0100), а на вторых выходах - код 3 (0011) (7-я строка в табл. 1). После обнуления счетчика 5 код 4 (0100) будет записан в регистр 6, а содержимое счетчика 5 станет равным 3 (0011).At the entrance to the DAC 2 is the code number 22 (0110 01), respectively, is established on the DAC output voltage U _DAC = 22 • 0,15625 = 3,4375V and as _BX U <U _DAC, the output of the comparison circuit 1 is established logic-zero level . The code 38 is set at the address inputs of ROM 7 (01 0 0110), and code 4 (0100) appears at the first outputs of ROM 7, and code 3 (0011) appears at the second outputs (line 7 in Table 1). After resetting counter 5, code 4 (0100) will be written to register 6, and the contents of counter 5 will become equal to 3 (0011).

На входе ЦАП 2 будет код числа 20 (01 0100), соответственно, на выходе ЦАП установится напряжение U_ЦАП = 20•0,15625=3,125 V. Поскольку в данном случае U_ВХ>U_ЦАП, на выходе схемы сравнения 1 установится уровень логической единицы. На адресных входах ПЗУ 7 установится код числа 52 (01 1 0100) и на первых выходах ПЗУ 7 появится код 5 (0101), а на вторых выходах - код 2 (0010) (21-я строка в табл. 1). После обнуления счетчика 5 код 5 (0101) будет записан в регистр 6, а содержимое счетчика 5 станет равным 1 (0001).On number 20 (01 0100) to the DAC input code 2, respectively, is established on the DAC output voltage U _DAC = 20 • 0,15625 = 3,125 V. Since in this case the _VC U> U _DAC, the output of the comparison circuit 1 is established logic level units. At the address inputs of ROM 7, the code number 52 (01 1 0100) will be set, and code 5 (0101) will appear on the first outputs of ROM 7, and code 2 (0010) on the second outputs (line 21 in Table 1). After resetting counter 5, code 5 (0101) will be written to register 6, and the contents of counter 5 will become 1 (0001).

Теперь на входе ЦАП 2 будет код числа 21 (01 0101), соответственно, на выходе ЦАП при этом появится напряжение U_ЦАП=21•0,15625=3,28125V. Поскольку в данном случае U_ВХ<U_ЦАП, на выходе схемы сравнения 1 установится уровень логического нуля. На адресных входах ПЗУ 7 установится код числа 37 (01 0 0101) и на первых выходах ПЗУ 7 появится код 4 (0100), а на вторых выходах код 1 (0001) (6-я строка в табл. 1). После обнуления счетчика 5 код 4 (0100) будет записан в регистр 6, а содержимое счетчика 5 станет равным 1 (0001).Now at the input of the DAC 2 there will be a code of the number 21 (01 0101), respectively, at the output of the DAC, the voltage U of the _DAC = 21 • 0.15625 = 3.28125V will appear. Since in this case U _BX <U _DAC , the logic zero level will be set at the output of comparison circuit 1. On the address inputs of the ROM 7, the code number 37 (01 0 0101) will be set and on the first outputs of the ROM 7 the code 4 (0100) will appear, and on the second outputs the code 1 (0001) (6th line in Table 1). After resetting counter 5, code 4 (0100) will be written to register 6, and the contents of counter 5 will become equal to 1 (0001).

При этом на третьем выходе ПЗУ 3 установится уровень логической единицы (6-я строка в табл. 1, столбец "Признак окончания"), который поступит на четвертый вход триггера 3, на третьем входе которого будет уровень логического нуля с выхода счетчика 5. С приходом импульса с выхода генератора импульсов 4 триггер 3 перейдет в нулевое состояние. На выходе триггера 3 установится нулевой логический уровень, который поступит на второй выход устройства, сигнализируя об окончании очередного цикла аналого-цифрового преобразования. На первых выходах устройства установится окончательный выходной код числа 20 (01 0100). Нулевой уровень с выхода триггера 3 также приостановит работу генератора импульсов 4. При этом содержимое счетчика 5 будет равно 1 (0001), т. е. устройство будет подготовлено к следующему циклу аналого-цифрового преобразования. At the same time, the logical unit level will be set at the third output of ROM 3 (the 6th row in Table 1, the column "Finish Sign"), which will go to the fourth input of trigger 3, at the third input of which there will be a logic zero level from the output of counter 5. C the arrival of the pulse from the output of the pulse generator 4, trigger 3 will go to the zero state. At the output of trigger 3, a logic level of zero will be established, which will go to the second output of the device, signaling the end of the next cycle of analog-to-digital conversion. At the first outputs of the device, the final output code of the number 20 (01 0100) will be set. A zero level from the output of trigger 3 will also suspend the operation of pulse generator 4. In this case, the contents of counter 5 will be 1 (0001), i.e., the device will be prepared for the next cycle of analog-to-digital conversion.

Таким образом, в предложенном АЦП на первом этапе производится "грубое" преобразование с помощью АЦП считывания (имеющего высокое быстродействие), что позволяет уменьшить число анализируемых кодов на втором этапе подбора кода. При использовании двухразрядного АЦП считывания количество анализируемых кодов на втором этапе уменьшается в 2² = 4 раза. Соответственно, не менее чем в 4 раза уменьшается время преобразования. Кроме того, в предложенном АЦП учитывается время установления напряжения на выходе ЦАП. Предложенное устройство позволяет также для каждой области кодов (выделяемых на первом этапе) задавать свою процедуру подбора кодов, эта область в ПЗУ адресуется кодом с выхода АЦП считывания 8, поступающим на старшие адресные разряды ПЗУ 7.Thus, in the proposed ADC at the first stage, a “rough” conversion is performed using the ADC read (having high speed), which allows to reduce the number of analyzed codes at the second stage of code selection. When using a two-bit ADC readout, the number of analyzed codes in the second stage decreases by 2 ² = 4 times. Accordingly, the conversion time is reduced by at least 4 times. In addition, the proposed ADC takes into account the time to establish the voltage at the output of the DAC. The proposed device also allows for each area of codes (allocated at the first stage) to set its own code selection procedure, this area in the ROM is addressed by the code from the output of the read-through ADC 8, which arrives at the higher address bits of the ROM 7.

Claims

An analog-to-digital converter containing a comparison circuit, to the first input of which the input converted voltage is supplied from the first input of the device, and the output of the digital-to-analog converter (DAC) is connected to the second input, the first and second inputs of which are the first outputs of the device, the second inputs of the DAC are connected to the outputs register, the first input of which is the second input of the ADC, a pulse generator, characterized in that a counter, read-only memory (ROM), read-out ADC, trigger, first input are introduced into it connected to the second input of the device, the output is the second output of the device and connected to the input of the pulse generator, the output of which is connected to the second input of the trigger and the first input of the counter, the second input of which is connected to its output, the third inputs of the trigger and the comparison circuit, as well as to the second register input, the first input of the device is connected to the first input of the ADC reading, the second input of which is connected to the output of the trigger, and the outputs are connected to the first inputs of the DAC and ROM, the second input of the ROM is connected to the output of the comparison circuit, t eti inputs are connected to the register output, the first ROM outputs are connected to inputs of the third register, the second output - with a third input of the counter, and the third output - to a fourth input of the flip-flop.