RU2183381C1

RU2183381C1 - Analog-to-digital converter

Info

Publication number: RU2183381C1
Application number: RU2001108023/09A
Authority: RU
Inventors: Н.Н. Хрисанов
Original assignee: Самарский государственный технический университет
Priority date: 2001-03-26
Filing date: 2001-03-26
Publication date: 2002-06-10

Abstract

FIELD: electrical measuring technology, computer engineering. SUBSTANCE: analog-to-digital converter can be employed to convert analog voltage to code. It has reference voltage divider, multiplexers, voltage comparators, register, pulse generator, flip-flop, code former. EFFECT: simplified design of device, employment of optimum procedure of code selection taking into account statistical characteristics of converted signal. 3 dwg, 1 tbl

Description

Изобретение относится к электроизмерительной и вычислительной технике и может быть использовано для преобразования аналогового напряжения в код. The invention relates to electrical and computer technology and can be used to convert analog voltage to code.

Известен АЦП последовательного приближения, содержащий схему сравнения, регистр последовательной аппроксимации, цифроаналоговый преобразователь (ЦАП), элемент И, генератор тактовых импульсов (Чернов В.Г. Устройства ввода-вывода аналоговой информации для цифровых систем сбора и обработки данных. - М.: Машиностроение, 1988. - С.85, рис.57). АЦП последовательного приближения характеризуется следующими особенностями. В процессе подбора кода используется метод половинного деления, но принцип половинного деления не учитывает статистические характеристики входного аналогового сигнала. Процесс преобразования всегда длится N тактов, где N-разрядность АЦП. Known ADC sequential approximation, containing a comparison circuit, a serial approximation register, a digital-to-analog converter (DAC), an element And, a clock generator (Chernov VG Analog input / output devices for digital data acquisition and processing systems. - M.: Mechanical Engineering , 1988. - P.85, Fig. 57). The successive approximation ADC is characterized by the following features. In the process of code selection, the method of half division is used, but the principle of half division does not take into account the statistical characteristics of the input analog signal. The conversion process always lasts N cycles, where the N-bit ADC.

Недостатком устройства является его низкое быстродействие, поскольку применяемый алгоритм подбора кода (половинное деление) оптимален лишь в случае, когда вероятности выходных кодов равны между собой. The disadvantage of this device is its low performance, since the applied code selection algorithm (half division) is optimal only when the probabilities of the output codes are equal to each other.

Наиболее близким по технической сущности к предлагаемому устройству является N-разрядный АЦП считывания, содержащий делитель опорного напряжения, входы которого являются соответственно первым и вторым входами устройства и предназначены для подключения опорного напряжения, 2^N стробируемых компараторов напряжения (КН), первые входы которых объединены и являются третьим входом устройства, предназначенным для подачи входного преобразуемого напряжения, вторые входы компараторов напряжения подключены к соответствующим выходам делителя напряжения, а выходы соединены с информационными входами дешифратора, выходы которого подключены к первым входам соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является первым входом управления выходным кодом, вторые входы остальных схем ИСКЛЮЧАЮЩЕЕ ИЛИ объединены и являются вторым входом управления выходным кодом, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к информационным входам регистра, выходы которого являются выходами устройства, стробирующие входы компараторов напряжения, дешифратора и регистра объединены и являются входом синхронизации работы устройства (Федорков Б.Г., Телец В.А. Микросхемы ЦАП и АЦП: функционирование, параметры, применение, - М.: Энергоатомиздат, 1990. - С.151, рис.3.17) (прототип).Closest to the technical nature of the proposed device is an N-bit ADC reading, containing a reference voltage divider, the inputs of which are the first and second inputs of the device, respectively, and are designed to connect the reference voltage, 2 ^N gated voltage comparators (KN), the first inputs of which are combined and are the third input of the device designed to supply the input converted voltage, the second inputs of the voltage comparators are connected to the corresponding outputs of the divider voltages, and the outputs are connected to the information inputs of the decoder, the outputs of which are connected to the first inputs of the corresponding EXCLUSIVE OR elements, the second input of the first EXCLUSIVE OR element is the first input of the output code control, the second inputs of the remaining EXCLUSIVE OR circuits are combined and are the second input of the output code control, the outputs EXCLUSIVE OR elements are connected to the information inputs of the register, the outputs of which are the outputs of the device, the gate inputs of the voltage comparators, decoded and a register are merged and the input of the synchronization device (Fedorkov BG, VA Taurus DAC and ADC chips: operation, parameters, application, - M .: Energoatomizdat, 1990. - P.151, Fig. 3.17) (prototype).

Недостатком устройства является значительная сложность, т.к. для построения N-разрядного АЦП требуется 2^N компараторов и делитель напряжения, содержащий такое же количество одинаковых сопротивлений. При этом следует отметить, что наибольшую сложность при реализации подобных АЦП в интегральном исполнении представляет создание 2^N высокоточных компараторов напряжения.The disadvantage of this device is significant complexity, because 2 ^N comparators and a voltage divider containing the same number of identical resistances are required to build an N-bit ADC. It should be noted that the greatest difficulty in the implementation of such ADCs in integrated design is the creation of 2 ^N high-precision voltage comparators.

Технический результат - упрощение устройства за счет уменьшения количества применяемых компараторов напряжения как представляющих наибольшую сложность при реализации АЦП в интегральном исполнении. The technical result is the simplification of the device by reducing the number of voltage comparators used as representing the greatest difficulty in the implementation of the ADC in the integrated version.

Поставленный технический результат достигается тем, что в N-разрядный АЦП, содержащий делитель опорного напряжения, входы которого являются соответственно первым и вторым входами устройства и предназначены для подключения опорного напряжения, М (М < 2^N) стробируемых компараторов напряжения, первые входы которых объединены и являются третьим входом устройства, предназначенный для подачи входного преобразуемого напряжения, регистр, введены М мультиплексоров, триггер, генератор импульсов и формирователь кодов, выходы делителя напряжения подключены к соответствующим входам мультиплексоров, выходы которых подключены ко вторым входам соответствующих компараторов напряжения, выходы которых соединены с первыми входами формирователя кодов, первая группа выходов которого является первыми выходами устройства и подключены к первой группе информационных входов регистра, остальные группы выходов формирователя кодов соединены с соответствующими группами информационных входов регистра, первый вход триггера является четвертым входом устройства, выход триггера, являющийся вторым выходом устройства, подключен к первому управляющему входу регистра и управляющему входу генератора импульсов, выход которого соединен со стробирующими входами компараторов напряжения и вторым управляющим входом регистра, первая группа выходов которого соединена с адресными входами первого мультиплексора и вторыми входами формирователя кодов, остальные группы выходов подключены к адресным входам соответствующих мультиплексоров, последний выход формирователя кодов подключен ко второму входу триггера.The technical result achieved is achieved by the fact that in an N-bit ADC containing a reference voltage divider, the inputs of which are the first and second inputs of the device, respectively, and are designed to connect the reference voltage, M (M <2 ^N ) gated voltage comparators, the first inputs of which are combined and are the third input of the device intended for supplying the input converted voltage, register, M multiplexers, trigger, pulse generator and code generator, voltage divider outputs are introduced connected to the corresponding inputs of the multiplexers, the outputs of which are connected to the second inputs of the corresponding voltage comparators, the outputs of which are connected to the first inputs of the code generator, the first group of outputs of which are the first outputs of the device and connected to the first group of information inputs of the register, the remaining groups of outputs of the code generator groups of information inputs of the register, the first input of the trigger is the fourth input of the device, the output of the trigger, which is T the other output of the device is connected to the first control input of the register and the control input of the pulse generator, the output of which is connected to the gate inputs of the voltage comparators and the second control input of the register, the first group of outputs of which is connected to the address inputs of the first multiplexer and second inputs of the code generator, the remaining groups of outputs are connected to the address inputs of the respective multiplexers, the last output of the code generator is connected to the second input of the trigger.

Структурная схема предлагаемого устройства отличается от известного тем, что в него введены триггер, генератор импульсов, формирователь кодов и М мультиплексоров, которые являются стандартными узлами цифровой вычислительной техники и в реализации этих узлов в интегральном исполнении достигнуты значительные успехи. Однако, несмотря на то, что введенные блоки являются стандартными узлами цифровой вычислительной техники, их введение, а также появление новых функциональных связей между ними и существующими блоками дает возможность проявиться в устройстве новому свойству. А именно: АЦП более прост в реализации, особенно в монолитном интегральном исполнении, за счет уменьшения количества высокоточных компараторов напряжения. При этом в него введены М мультиплексоров и в данном случае они будут вносить наибольшую трудность в реализацию АЦП. Но, как известно, мультиплексор представляет собой набор аналоговых ключей, управляемых дешифратором. При использовании КМОП-технологии, высококачественные аналоговые ключи, представляющие собой проходной вентиль, могут быть созданы на кристалле очень просто и в больших количествах (Чернов В.Г. Устройства ввода-вывода аналоговой информации для цифровых систем сбора и обработки данных. - М.: Машиностроение, 1988. - стр. 90, 20-25-я строка сверху). The structural scheme of the proposed device differs from the known one in that it has a trigger, a pulse generator, a code generator and M multiplexers, which are standard units of digital computer technology, and significant successes have been achieved in the implementation of these units in integrated design. However, despite the fact that the introduced blocks are standard units of digital computer technology, their introduction, as well as the emergence of new functional relationships between them and existing blocks, makes it possible to manifest a new property in the device. Namely: the ADC is easier to implement, especially in a monolithic integrated design, by reducing the number of high-precision voltage comparators. At the same time, M multiplexers are introduced into it and in this case they will introduce the greatest difficulty in the implementation of the ADC. But, as you know, a multiplexer is a set of analog keys controlled by a decoder. Using CMOS technology, high-quality analog keys, which are a gate valve, can be created on a chip very simply and in large quantities (Chernov V.G. Analogue input-output devices for digital data acquisition and processing systems. - M.: Engineering, 1988. - p. 90, 20-25th line from the top).

Таким образом, по сравнению с прототипом предлагаемое устройство содержит меньшее количество высокоточных стробируемых компараторов напряжения, реализация которых представляет значительную сложность, и в то же время в него введены мультиплексоры (основную часть которых составляют высокоточные аналоговые ключи), реализация которых в интегральном исполнении представляет гораздо менее сложную задачу. То же самое можно сказать о формирователе кодов. Он может быть реализован как постоянное запоминающее устройство. Современные технологии позволяют создавать монолитные микросхемы памяти очень большого объема. Таким образом, предлагаемое устройство более просто в реализации. Thus, in comparison with the prototype, the proposed device contains a smaller number of high-precision gated voltage comparators, the implementation of which is of considerable complexity, and at the same time, multiplexers (the main part of which are high-precision analog switches) are introduced, the implementation of which in the integrated version is much less a difficult task. The same can be said about the code generator. It can be implemented as read-only memory. Modern technologies make it possible to create monolithic memory microcircuits of a very large volume. Thus, the proposed device is more simple to implement.

Структурная схема АЦП приведена на фиг.1, где 1 - делитель опорного напряжения; 2 - мультиплексор; 3 - компаратор напряжения; 4 - регистр; 5 - генератор тактовых импульсов; 6 - триггер; 7 - формирователь кодов. The block diagram of the ADC is shown in figure 1, where 1 is the voltage divider; 2 - multiplexer; 3 - voltage comparator; 4 - register; 5 - clock generator; 6 - trigger; 7 - code generator.

Делитель опорного напряжения 1 представляет собой 2^N последовательно соединенных одинаковых резистора. Мультиплексор 2 предназначен для подключения одного из выходов делителя опорного напряжения 1 к входу соответствующего компаратора напряжения 3. Номер подключаемого входа определяется кодом, подаваемым на адресные входы мультиплексора 2. Стробируемый компаратор напряжения 3 предназначен для сравнения напряжения, поступающего с выхода соответствующего мультиплексора 2 с входным преобразуемым напряжением. Регистр 4 предназначен для запоминания текущих кодов, поступающих с выхода формирователя кодов 7, в процессе подбора выходного кода. Генератор тактовых импульсов 5 предназначен для синхронизации работы устройства. По переднему фронту импульсов, поступающих с генератора 5, происходит фиксация состояния компараторов напряжения 3, по заднему фронту происходит запись в регистр 4 кодов с выходов формирователя кодов 7. Триггер 6 предназначен для фиксации начала процесса преобразования и его окончания. При подаче на его первый вход сигнала "ПУСК" триггер 6 устанавливается в единичное состояние, и начинается процесс преобразования. При появлении сигнала логической единицы на последнем выходе формирователя кодов 7 триггер 6 устанавливается в нулевое состояние и процесс преобразования заканчивается.The reference voltage divider 1 is 2 ^N identical resistors connected in series. The multiplexer 2 is designed to connect one of the outputs of the reference voltage divider 1 to the input of the corresponding voltage comparator 3. The number of the connected input is determined by the code supplied to the address inputs of the multiplexer 2. The gated voltage comparator 3 is used to compare the voltage coming from the output of the corresponding multiplexer 2 with the input convertible voltage. Register 4 is intended for storing current codes coming from the output of the code generator 7, in the process of selecting the output code. The clock generator 5 is designed to synchronize the operation of the device. On the leading edge of the pulses coming from the generator 5, the state of voltage comparators 3 is fixed; on the falling edge, codes are recorded in the register 4 from the outputs of the code generator 7. Trigger 6 is used to record the beginning of the conversion process and its end. When applying to its first input signal "START" trigger 6 is set to a single state, and the conversion process begins. When a logical unit signal appears at the last output of the code generator 7, trigger 6 is set to zero and the conversion process ends.

Формирователь кодов 7 предназначен для реализации процесса подбора кода в процессе преобразования. Рассмотрим процесс подбора кода на одном частном примере. Пусть разрядность АЦП равна четырем, и АЦП содержит два мультиплексора и соответственно два компаратора напряжения (М=2). Code generator 7 is designed to implement the process of selecting code in the conversion process. Consider the process of selecting code on one particular example. Let the ADC capacity be four, and the ADC contains two multiplexers and, accordingly, two voltage comparators (M = 2).

Процесс подбора кода можно изобразить в виде графа, изображенного на фиг.2. The process of selecting the code can be depicted in the form of a graph depicted in figure 2.

В соответствии с фиг.2 первоначально на адресных входах первого мультиплексора 3 (верхнего по схеме) устанавливается код 9, а на адресных входах второго мультиплексора 3 (нижнего по схеме) устанавливается код 6 (верхняя корневая вершина). Благодаря мультиплексорам на вторых входах компараторов напряжения 3 установятся напряжения, соответствующие кодам 6 и 9. Обозначим через U_M1 напряжение на выходе первого мультиплексора и через U_M2 - напряжение на выходе второго мультиплексора. На выходах компараторов 3 при этом в зависимости от входного напряжения возможны три комбинации: 00 - когда входное напряжение U_BX меньше напряжения, поступающего как с первого, так и второго мультиплексоров 2 (U_BX < U_M1 и U_BX < U_M2); 10 - когда входное напряжение больше напряжения, поступающего со второго мультиплексора, но меньше напряжения, поступающего с первого мультиплексора (U_BX < U_M1 и U_BX > U_M2); 11 - когда входное напряжение больше напряжения, поступающего как с первого, так и второго мультиплексоров. Далее в зависимости от значения кодов на выходе компараторов напряжения 3 происходит переход по соответствующей дуге графа. Например, при коде 00 происходит переход к вершине 2-5, и соответственно на адресных входах мультиплексоров 2 должны быть установлены коды 2 (нижний мультиплексор) и 5 (верхний мультиплексор). Процесс подбора кода прекращается по достижении висячей вершины. В качестве выходного кода, соответствующего входному напряжению U_BX, берется код, указанный на фиг.2 в прямоугольниках.In accordance with figure 2, initially at the address inputs of the first multiplexer 3 (top according to the scheme), code 9 is set, and at the address inputs of the second multiplexer 3 (top according to the scheme) code 6 (upper root vertex) is set. Thanks to the multiplexers, the voltages corresponding to codes 6 and 9 are established at the second inputs of the voltage comparators 3. Denote by U _{M1 the} voltage at the output of the first multiplexer and by U _{M2 the} voltage at the output of the second multiplexer. At the outputs of the comparators 3, three combinations are possible depending on the input voltage: 00 - when the input voltage U _{BX is} less than the voltage coming from both the first and second multiplexers 2 (U _BX <U _M1 and U _BX <U _M2 ); 10 - when the input voltage is greater than the voltage coming from the second multiplexer, but less than the voltage coming from the first multiplexer (U _BX <U _M1 and U _BX > U _M2 ); 11 - when the input voltage is greater than the voltage coming from both the first and second multiplexers. Further, depending on the value of the codes at the output of voltage comparators 3, a transition occurs along the corresponding arc of the graph. For example, with code 00, a transition to the top 2-5 occurs, and, accordingly, codes 2 (lower multiplexer) and 5 (upper multiplexer) must be installed on the address inputs of multiplexers 2. The code selection process ends when the dangling peak is reached. As the output code corresponding to the input voltage U _BX , we take the code indicated in rectangles in FIG. 2.

В таблице показано, каким образом формирователь кодов 7 должен преобразовывать коды, поступающие на его входы. The table shows how the code generator 7 should convert the codes received at its inputs.

Для примера рассмотрим 4, 5, 6 строки таблицы. В 4-м столбце таблицы везде стоит цифра 9. Это означает, что на первых выходах регистра 4, которые поступают на вторые входы формирователя кодов 7, установлен код, соответствующий цифре 9. При этом, если на выходе 1-го и 2-го компараторов будут нули (4-я строка таблицы), то на первых выходах формирователя кодов установится код, соответствующий числу 5 (4-я строка, 5-й столбец таблицы), а на вторых выходах установится код, соответствующий числу 2 (4-я строка, 6-й столбец таблицы). Т.е. организуется переход от вершины 6-9 к вершине 2-5 по дуге 00 (фиг. 2). В последнем столбце 4-й строки (соответствующей значению сигнала на последнем выходе формирователя кодов 7) в данном случае стоит ноль, что указывает, что висячая вершина не достигнута и процесс преобразования должен быть продолжен. For example, consider 4, 5, 6 rows of a table. In the 4th column of the table, the number 9 is everywhere. This means that at the first outputs of register 4, which go to the second inputs of the code generator 7, the code corresponding to the number 9 is set. Moreover, if the output of the 1st and 2nd the comparators will be zeros (4th row of the table), then the first outputs of the code generator will set the code corresponding to the number 5 (4th row, 5th column of the table), and at the second outputs the code corresponding to the number 2 (4th row, 6th column of the table). Those. a transition is organized from peak 6-9 to peak 2-5 along arc 00 (Fig. 2). In the last column of the 4th row (corresponding to the signal value at the last output of the code generator 7) in this case is zero, which indicates that the hanging vertex has not been reached and the conversion process should continue.

Формирователь кодов 7 может быть реализован с помощью постоянного запоминающего устройства или на программируемых логических матрицах. Code generator 7 may be implemented using read-only memory or on programmable logic matrices.

Следует отметить, что процесс подбора кода не обязательно должен соответствовать тому, что изображен на фиг.2. Если известны вероятности появления отдельных кодовых комбинаций, то можно подобрать такую последовательность, которая обеспечивала бы минимум среднего времени преобразования или какого-либо другого критерия. Оптимальная последовательность кодов может быть найдена методами теории поиска (в данном случае производится поиск кодовой комбинации, соответствующей входному напряжению). Алгоритмы решения подобных задач рассмотрены, например, в книге "Пашковский Г.С. Задачи оптимального обнаружения и поиска отказов в РЭА. - М.: Радио и связь, 1981. - 280 с.". It should be noted that the code selection process does not have to correspond to that shown in FIG. 2. If the probabilities of occurrence of individual code combinations are known, then one can choose a sequence that would ensure a minimum average conversion time or some other criterion. The optimal sequence of codes can be found by the methods of search theory (in this case, a code combination corresponding to the input voltage is searched). Algorithms for solving such problems are considered, for example, in the book "G. Pashkovsky. Tasks of Optimal Detection and Search of Failures in REA. - M.: Radio and Communications, 1981. - 280 p.".

Рассмотрим работу устройства при выполнении процедуры подбора кода в соответствии с фиг.2 для следующего конкретного случая. Разрядность АЦП - N=4. Устройство содержит 2 мультиплексора и 2 компаратора (М=2). Опорное напряжение, подключенное к делителю опорного напряжения, равно 10 V. Для четырехразрядного АЦП в этом случае ступень квантования равна ΔU = 10V/2⁴= 10V/16 = 0,625V. Это означает, что при подаче на адресный вход мультиплексора 2 кода, соответствующего, например, числу 9, на выходе этого мультиплексора появится напряжение U_M = 9 * 0,625 = 5,625 V.Consider the operation of the device when performing the code selection procedure in accordance with figure 2 for the following specific case. The resolution of the ADC is N = 4. The device contains 2 multiplexers and 2 comparators (M = 2). The reference voltage connected to the reference voltage divider is 10 V. For a four-digit ADC, in this case, the quantization step is ΔU = 10V / 2 ⁴ = 10V / 16 = 0.625V. This means that when a code corresponding, for example, to number 9 is supplied to the address input of multiplexer 2, the voltage U _M = 9 * 0.625 = 5.625 V will appear at the output of this multiplexer.

Пусть на вход АЦП подано напряжение U_BX = 3,2 V.Let the voltage U _BX = 3.2 V be applied to the ADC input.

Работа устройства, и следовательно процесс преобразования входного напряжения в код, начинается с подачи на четвертый вход устройства "ПУСК" и соответственно на первый вход триггера 6, импульса (в исходном состоянии триггер 6 находится в нулевом состоянии). Триггер 6 переходит в единичное состояние и на его выходе появляется уровень, соответствующий логической единице. При поступлении переднего фронта перепада напряжения с выхода триггера 6 на первый управляющий вход (вход обнуления) регистра 4 он установится в нулевое состояние. На первой группе выходов регистра 4 установится код нуля, который поступит на вторые входы формирователя кодов 7. Согласно данным таблицы (строки 1-3), независимо от кода на выходе компараторов напряжения 3, на первой группе выходов формирователя кодов 7 появится код числа 9 (строки 1-3, столбец 5), а на второй группе выходов - код числа 6 (строки 1-3, столбец 6). The operation of the device, and therefore the process of converting the input voltage to code, begins with a pulse being sent to the fourth input of the "START" device and, accordingly, to the first input of trigger 6 (in the initial state, trigger 6 is in the zero state). Trigger 6 goes into a single state and a level corresponding to a logical unit appears at its output. Upon receipt of the leading edge of the voltage drop from the output of trigger 6 to the first control input (zeroing input) of register 4, it will be set to zero. On the first group of outputs of register 4, a zero code will be set, which will go to the second inputs of code generator 7. According to the table (lines 1-3), regardless of the code at the output of voltage comparators 3, the code of number 9 will appear on the first group of outputs of code generator 7 ( rows 1-3, column 5), and on the second group of outputs - the code of the number 6 (rows 1-3, column 6).

После перехода триггера 6 в единичное состояние уровень логической единицы с его выхода поступает также на управляющий вход генератора импульсов 5, и с его выхода начинают поступать импульсы на второй управляющий вход (вход записи) регистра 4. В регистр 4 по заднему фронту первого импульса с генератора импульсов 5 по первой группе входов будет записан код числа 9, а по второй группе входов - код числа 6. Это соответствует корневой вершине 6-9 графа на фиг.2. After the trigger 6 transitions to a single state, the level of the logical unit also goes to the control input of the pulse generator 5 from its output, and pulses begin to arrive from its output to the second control input (recording input) of register 4. In register 4, on the trailing edge of the first pulse from the generator pulses 5 on the first group of inputs will be written the code of the number 9, and on the second group of inputs - the code of the number 6. This corresponds to the root vertex 6-9 of the graph in figure 2.

Код числа 9 с первых выходов регистра 4 поступит на адресные входы первого мультиплексора 2 (верхнего по схеме) и на его выходе появится напряжение U_M1 = 9 * 0,625 = 5,625 V. Со вторых выходов регистра 4 на адресные входы второго мультиплексора 2 (нижнего по схеме) поступит код числа 6 и на его выходе появится напряжение U_M2 = 6 * 0,625 = 3,75 V. С помощью компараторов напряжения 3 производится сравнение напряжений, поступающих с выходов соответствующих мультиплексоров с входным напряжением U_BX = 3,2 V. С приходом следующего импульса с генератора импульсов 5 на стробирующие входы компараторов напряжения 3 по переднему фронту этого импульса производится фиксация результатов сравнения. В данном случае входное напряжение меньше напряжения на выходе и первого и второго мультиплексоров и на выходе компараторов установится уровень логического нуля.The code of the number 9 from the first outputs of register 4 will go to the address inputs of the first multiplexer 2 (the upper one according to the scheme) and the voltage U _M1 = 9 * 0.625 = 5.625 V will appear at its output. From the second outputs of register 4 to the address inputs of the second multiplexer 2 (lower circuit) the code of the number 6 will be received and the voltage U _M2 = 6 * 0.625 = 3.75 V will appear on its output. Using voltage comparators 3, the voltages coming from the outputs of the corresponding multiplexers with the input voltage U _BX = 3.2 V are compared. the arrival of the next pulse from the pulse generator 5 at the gate uyuschie inputs of voltage comparators 3 on the rising edge of this pulse is produced fixation comparison results. In this case, the input voltage is less than the voltage at the output of both the first and second multiplexers and the logic zero level is set at the output of the comparators.

Итак, на первых входах формирователя кодов установится комбинация 00, а на вторых выходах - код числа 9 (с первой группы выходов регистра 4). В соответствии с таблицей (строка 4) после этого на первых выходах формирователя кодов установится код числа 5 (строка 4, столбец 5), а на вторых выходах - код числа 2 (строка 4, столбец 6 таблицы). На фиг.2 это соответствует переходу из вершины 6-9 в вершину 2-5 по условию 00. По заднему фронту второго импульса с генератора импульсов 5 коды чисел 2 и 5 будут записаны в соответствующие разряды регистра 4, которые в дальнейшем поступят на адресные входы соответствующих мультиплексоров 2. На выходе первого мультиплексора (верхнего по схеме) появится напряжение U_M1 = 5 * 0,625 = 3,125 V, а на выходе второго мультиплексора 2 (нижнего по схеме) появится напряжение U_M2 = 2 * 0,625 = 1,25 V. В данном случае имеем U_BX > U_M1 и U_BX > U_M2. Следовательно, на выходе компараторов напряжения будет комбинация 11. Учитывая, что на вторых входах формирователя кодов 7 установлен код числа 5, то на первых выходах формирователя кодов 7 появится код числа 5 (строка 9 таблицы). При этом на последнем выходе формирователя кодов 7 установится уровень, соответствующий логической единице (строка 9, столбец 7 таблицы). Этот сигнал поступит на второй вход триггера 6 и установит его в нулевое состояние. На выходе триггера установится уровень, соответствующий логическому нулю, который выключит генератор импульсов 5. Процесс преобразования входного напряжения в код на этом закончится. На выход устройства с первых выходов формирователя кодов 7 поступит результат преобразования, т.е. код числа 5.So, at the first inputs of the code generator, a combination of 00 will be established, and at the second outputs - the code of the number 9 (from the first group of outputs of the register 4). In accordance with the table (line 4), after that, the code 5 will be set on the first outputs of the code generator (line 4, column 5), and the code 2 on the second outputs (line 4, column 6 of the table). In figure 2, this corresponds to the transition from peak 6-9 to peak 2-5 by condition 00. On the trailing edge of the second pulse from pulse generator 5, the codes of numbers 2 and 5 will be written into the corresponding bits of register 4, which will subsequently go to the address inputs the corresponding multiplexers 2. The voltage U _M1 = 5 * 0.625 = 3.125 V appears at the output of the first multiplexer (the upper one according to the circuit), and the voltage U _M2 = 2 * 0.625 = 1.25 V. appears at the output of the second multiplexer 2 (the lower one according to the circuit). In this case, we have U _BX > U _M1 and U _BX > U _M2 . Therefore, the output of the voltage comparators will be a combination of 11. Given that the number 5 code is set at the second inputs of the code generator 7, the code 5 will appear at the first outputs of the code generator 7 (row 9 of the table). At the same time, at the last output of the code generator 7, a level corresponding to the logical unit will be established (row 9, column 7 of the table). This signal will go to the second input of trigger 6 and set it to zero. At the output of the trigger, a level corresponding to a logical zero will be set, which will turn off the pulse generator 5. The process of converting the input voltage to code will end here. The output of the device from the first outputs of the code generator 7 will receive the result of the conversion, i.e. code number 5.

Из предыдущего описания следует, что процесс преобразования закончился через два такта работы устройства. Два такта также потребуется при преобразовании напряжения, соответствующего кодам чисел 6, 7, 8, 9. Для других кодов время преобразования составит три такта (фиг.2). From the previous description it follows that the conversion process ended after two clock cycles of the device. Two cycles will also be required when converting the voltage corresponding to codes of numbers 6, 7, 8, 9. For other codes, the conversion time will be three cycles (Fig. 2).

Увеличивая количество мультиплексоров, можно повысить быстродействие устройства. На фиг.3 в виде графа показан процесс подбора кода для АЦП, содержащего четыре мультиплексора и четыре компаратора напряжения. В этом случае коды 6, 7, 8 могут быть получены в течение одного такта работы устройства, коды 2, 3, 4, 5, 9, 10, 11, 12 за два такта и коды 0, 1, 13, 14, 15 за три такта устройства. By increasing the number of multiplexers, you can increase the speed of the device. Figure 3 in the form of a graph shows the process of selecting a code for an ADC containing four multiplexers and four voltage comparators. In this case, codes 6, 7, 8 can be received during one clock cycle of the device, codes 2, 3, 4, 5, 9, 10, 11, 12 for two clock cycles and codes 0, 1, 13, 14, 15 for three clock cycles of the device.

Таким образом, при упрощении устройства по сравнению с прототипом (четырехразрядный АЦП считывания должен содержать шестнадцать компараторов) предложенный АЦП позволяет обеспечить достаточно высокое быстродействие. Thus, when simplifying the device compared to the prototype (four-digit read-through analog-to-digital converters should contain sixteen comparators), the proposed analog-to-digital converters can provide a sufficiently high speed.

По затратам на оборудование и быстродействию предложенный АЦП занимает промежуточное положение между АЦП считывания и АЦП последовательного приближения. Увеличивая или уменьшая количество мультиплексоров и компараторов, можно получить заданные параметры по быстродействию, что является его дополнительным положительным свойством. Среднее время преобразования можно уменьшить также за счет применения оптимальной процедуры подбора кода. Выделив формирователь кода 7 в отдельную микросхему с возможностью ее замены, можно подбирать процедуру подбора кода таким образом, чтобы обеспечить максимальное быстродействие при заданных статистических характеристиках сигнала. In terms of equipment costs and speed, the proposed ADC occupies an intermediate position between the ADC of reading and the ADC of successive approximation. By increasing or decreasing the number of multiplexers and comparators, you can get the specified parameters for speed, which is its additional positive property. The average conversion time can also be reduced by applying the optimal code selection procedure. Having allocated code generator 7 into a separate microcircuit with the possibility of its replacement, it is possible to select the code selection procedure in such a way as to ensure maximum performance for given statistical characteristics of the signal.

Claims

An analog-to-digital converter for N digits, containing a reference voltage divider, the inputs of which are the first and second inputs of the device, respectively, and are used to connect the reference voltage, M (M <2 ^N ) gated voltage comparators, the first inputs of which are combined and are the third input of the device, intended for supplying the input converted voltage, a register, characterized in that M multiplexers, a trigger, a pulse generator, and a driver of codes, the outputs of the divider are inserted into it They are connected to the corresponding inputs of multiplexers, the outputs of which are connected to the second inputs of the corresponding voltage comparators, the outputs of which are connected to the first inputs of the code generator, the first group of outputs of which are the first outputs of the device and connected to the first group of information inputs of the register, the remaining groups of outputs of the code generator corresponding groups of information inputs of the register, the first input of the trigger is the fourth input of the device, the output of the trigger, which is the second output of the device is connected to the first control input of the register and the control input of the pulse generator, the output of which is connected to the gate inputs of the voltage comparators and the second control input of the register, the first group of outputs of which is connected to the address inputs of the first multiplexer and second inputs of the code generator, the remaining groups of outputs are connected to the address inputs of the respective multiplexers, the last output of the code generator is connected to the second input of the trigger.