KR100318446B1 - An analog-digital converter using successive approximation register - Google Patents
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Abstract
본 발명은 전자회로 기술에 관한 것으로, 특히 아날로그-디지털 변환 장치(analog-digital converter, ADC)에 관한 것이며, 더 자세히는 축차 근사 레지스터(successive approximation register, SAR)를 이용한 아날로그-디지털 변환 장치에 관한 것이다. 본 발명은 SAR의 효율적 설계를 통해 아날로그-디지털 변환 속도를 개선할 수 있는 아날로그-디지털 변환 장치를 제공하는데 그 목적이 있다. 본 발명은, 채널 선택 신호에 응답하여 다수의 아날로그 채널 중 하나를 선택하여 아날로그 입력 신호를 출력하는 선택 수단과, 상기 아날로그 입력 신호를 양의 단자에, 기준 전압을 음의 단자에 입력받아 비교하는 비교 수단과, 상기 비교 수단으로부터 출력되는 비교 결과에 응답하여 제어 신호를 생성하여 출력하는 제어 수단과, 상기 제어 신호에 응답하여 상기 기준 전압에 해당하는 디지털 신호를 출력하는 축차 근사 레지스터와, 상기 기준 전압에 해당하는 디지털 신호를 아날로그 기준 전압으로 변환하는 디지털-아날로그 변환 수단과, 상기 축차 근사 레지스터로부터 출력된 상기 디지털 신호를 저장하는 결과 저장 수단을 구비하는 축차 근사 레지스터를 이용한 아날로그-디지털 변환 장치에 있어서, 상기 축차 근사 레지스터는, 코아로부터 입력되는 다수의 어드레스 및 제1 제어 신호에 응답하여, 상기 채널 선택 신호 및 상기 아날로그-디지털 변환의 시작을 알리는 변환 시작 신호를 생성하는 제1 수단; 상기 어드레스 및 제2 제어 신호에 응답하여 상기 아날로그-디지털 변환 장치를 인에이블하기 위한 인에이블 신호를 생성하는 제2 수단; 상기 코아로부터입력되는 시스템 클럭 신호 및 상기 아날로그-디지털 변환을 위한 테스트 클럭 신호를 입력받아 두 개의 클럭 신호 중 하나를 선택하며, 선택된 클럭 신호를 분주하여 자체 기준 클럭으로 사용하는 제3 수단; 상기 변환 시작 신호 및 상기 자체 기준 클럭을 입력받아 아날로그 입력 신호가 디지털 신호로 변환 완료됨을 알리는 변환 마침 신호를 생성하는 제4 수단; 및 상기 기준 클럭 및 상기 인에이블 신호에 응답하여 상기 기준 전압에 대응하는 디지털 신호를 생성하는 제5 수단을 포함하여 이루어진 것을 특징으로 한다.TECHNICAL FIELD The present invention relates to electronic circuit technology, and more particularly, to an analog-digital converter (ADC), and more particularly, to an analog-to-digital converter using a successive approximation register (SAR). will be. An object of the present invention is to provide an analog-to-digital conversion device that can improve the analog-to-digital conversion speed through the efficient design of SAR. According to the present invention, selecting means for selecting one of a plurality of analog channels in response to a channel selection signal to output an analog input signal, and comparing the analog input signal to a positive terminal and a reference voltage to a negative terminal are compared. A comparison means, control means for generating and outputting a control signal in response to a comparison result output from the comparison means, a sequential approximation register for outputting a digital signal corresponding to the reference voltage in response to the control signal, and the reference An analog-to-digital converter using digital-to-analog conversion means for converting a digital signal corresponding to a voltage into an analog reference voltage and a result storage means for storing the digital signal output from the successive approximation register. Wherein the sequential approximation register is entered from the core. First means for generating, in response to a plurality of output addresses and a first control signal, a conversion start signal informing of the start of the channel selection signal and the analog-to-digital conversion; Second means for generating an enable signal for enabling the analog-to-digital converter in response to the address and a second control signal; Third means for receiving a system clock signal input from the core and a test clock signal for analog-to-digital conversion, selecting one of two clock signals, and dividing the selected clock signal to use it as its own reference clock; Fourth means for receiving the conversion start signal and the own reference clock and generating a conversion finish signal indicating that the analog input signal is converted to a digital signal; And fifth means for generating a digital signal corresponding to the reference voltage in response to the reference clock and the enable signal.
Description
본 발명은 전자회로 기술에 관한 것으로, 특히 아날로그-디지털 변환 장치(analog-digital converter, ADC)에 관한 것이며, 더 자세히는 축차 근사 레지스터(successive approximation register, SAR)를 이용한 아날로그-디지털 변환 장치에 관한 것이다.TECHNICAL FIELD The present invention relates to electronic circuit technology, and more particularly, to an analog-digital converter (ADC), and more particularly, to an analog-to-digital converter using a successive approximation register (SAR). will be.
먼저, 아날로그-디지털 변환 장치는 아날로그 형태의 입력 신호를 내부의 세분화된 기준 전압과 비교하여 디지털 값으로 변환시키는 작용을 한다. 나이퀴스트(Nyquist) 정리에 따르면, A/D 변환에서의 기준 전압은 입력 아날로그 신호에 포함된 최고주파수의 2배 이상으로 샘플링 되어야만 원신호를 재현할 수 있다. 따라서, 고주파 신호일수록 고속의 ADC가 요구된다. 또한, ADC의 출력 비트수가 많을수록 입력 아날로그 신호의 레벨이 더 세분화되어 디지털로 나타내는 ADC의 분해능(resolution)이 높아진다.First, the analog-to-digital converter functions to convert an analog signal into a digital value by comparing the internally divided reference voltage. According to the Nyquist theorem, the reference voltage in the A / D conversion must be sampled at least twice the highest frequency included in the input analog signal to reproduce the original signal. Therefore, a higher frequency signal requires a faster ADC. Also, the more output bits the ADC has, the more the level of the input analog signal is subdivided and the higher the resolution of the digitally represented ADC.
첨부된 도면 도 1은 종래기술에 따른 플래시 타입의 아날로그-디지털 변환기의 회로도로서, 플래시 타입 ADC는 가장 단순하고 빠른 ADC로 분류되고 있다.1 is a circuit diagram of a flash-type analog-to-digital converter according to the prior art, a flash-type ADC is classified as the simplest and fastest ADC.
도시된 바와 같이 플래시 타입 ADC는 다수 개의 기준 전압을 생성하는 기준 전압 생성부(10)와, 아날로그 입력 신호 및 기준 전압 생성부(10)로부터 입력되는 각각의 기준 전압을 비교하는 비교부(12)로 구성된다. 여기서, 기준 전압 생성부(10)는 공급전원과 접지전원 사이에 직렬로 연결된 다수 개의 저항을 포함하며, 각 저항 사이의 노드 전압을 기준 전압으로 하여 비교부(12)로 출력한다. 한편, 비교부(12)는 기준 전압 생성부(10)로부터 출력되는 각각의 기준 전압을 양의 단자(-)로, 아날로그 입력 신호를 음의 단자(+)로 입력받아 이들을 비교한 후 아날로그 입력 신호가 기준 전압보다 큰 경우에 "1"의 신호를, 작은 경우에 "0"의 신호를 출력하는 다수 개의 비교기(COM)를 포함한다.As illustrated, the flash type ADC includes a reference voltage generator 10 generating a plurality of reference voltages, and a comparison unit 12 comparing the respective reference voltages input from the analog input signal and the reference voltage generator 10. It consists of. Here, the reference voltage generator 10 includes a plurality of resistors connected in series between the supply power source and the ground power source, and outputs the node voltage between the resistors to the comparison unit 12 using the node voltage as the reference voltage. Meanwhile, the comparator 12 receives each reference voltage output from the reference voltage generator 10 as a positive terminal (-), receives an analog input signal through a negative terminal (+), compares them, and then compares them. It includes a plurality of comparators (COM) for outputting a signal of "1" when the signal is greater than the reference voltage, and a signal of "0" when the signal is small.
플래시 타입의 N비트 ADC의 경우, 2N개의 저항을 이용하여 기준 전압을 생성하고, 또한 (2N-1)개의 비교기를 이용하여 각각의 기준 전압과 아날로그 입력 신호를 비교한 후 결과 신호를 출력하며, 이 출력신호를 우선 디코딩(priority decoding)하여 입력 아날로그 신호에 대응하는 최종 디지털 신호를 얻게 된다.In the case of a flash-type N-bit ADC, 2 N resistors are used to generate a reference voltage, and (2 N -1) comparators are used to compare the respective reference voltages with analog input signals and output the resulting signal. The output signal is first decoded to obtain a final digital signal corresponding to the input analog signal.
그런데, 상기와 같은 종래의 플래시 타입 ADC는 한 번에 아날로그-디지털 변환이 가능하다는 장점이 있는 반면, 하드웨어 측면에서 부담이 큰 문제를 가지고 있다.By the way, the conventional flash type ADC as described above has the advantage that the analog-to-digital conversion is possible at one time, but has a big problem in terms of hardware.
이러한 하드웨어 측면에서의 부담을 덜기 위한 방법으로 SAR 방식의 ADC가 제안되었는데, 첨부된 도면 도 2는 8비트 SAR 방식의 아날로그-디지털 변환기를 도시한 것이다.As a method for reducing the burden on the hardware side, the ADC of the SAR method has been proposed, the accompanying drawings Figure 2 shows an analog-to-digital converter of the 8-bit SAR method.
도시된 SAR 방식의 ADC는 채널 선택 신호에 응답하여 8개의 아날로그 채널 중 하나를 선택하여 출력하는 멀티플렉서(10)와, 멀티플렉서(10)로부터 출력되는 아날로그 입력 신호를 양의 단자(+)로, 기준 전압을 음의 단자(-)로 입력받아 비교하여 기준 전압보다 아날로그 입력 신호가 작으면 '0'을, 크면 '1'을 출력하는 비교기(12)와, 비교기(12)로부터 출력되는 디지털 신호에 응답하여 제어 신호를 생성한 후 SAR(20)로 출력하는 제어부(18)와, 제어 신호에 응답하여 비교기(12)로 입력되는 기준 전압에 대응하는 디지털 신호를 출력하는 SAR(20)과, 기준 전압에 대응하는 디지털 신호를 아날로그 기준 전압으로 변환하는 8비트 DAC(14)와, 아날로그-디지털 변환의 최종 결과를 저장하는 A/D 결과 레지스터(16)로 이루어진다.The SAR method of the illustrated ADC has a multiplexer 10 for selecting and outputting one of eight analog channels in response to a channel selection signal, and an analog input signal output from the multiplexer 10 as a positive terminal (+). The voltage is input to the negative terminal (-) and compared, and the comparator 12 outputting '0' if the analog input signal is smaller than the reference voltage and '1' when the voltage is larger than the reference voltage, and the digital signal output from the comparator 12. A control unit 18 for generating a control signal in response and outputting it to the SAR 20, a SAR 20 for outputting a digital signal corresponding to a reference voltage input to the comparator 12 in response to the control signal, and a reference; An 8-bit DAC 14 for converting a digital signal corresponding to the voltage into an analog reference voltage, and an A / D result register 16 for storing the final result of the analog-to-digital conversion.
비교기(12)는 멀티플렉서(10)를 통해 선택된 채널의 아날로그 입력(Vi)을 8비트 DAC(14)로부터 출력되는 Vr/2인 기준 전압과 비교한다. 이때, Vi가 Vr/2 보다 크면 비교기(12)는 '1'을 출력하고, 그 비교 결과에 응답하여 제어부(18)는 SAR(20)의 내용을 변경하고, 다시 SAR(20)은 변경된 내용의 8비트 신호를 8비트 DAC(14)를 통해 변환한 후 다시 아날로그 입력(Vi)과 비교하는 과정을 거친다. 이때, SAR(20)로부터 출력되어 8비트 DAC(14)를 통해 비교기(12)로 입력되는 기준 전압은 제어부(18)에 의한 SAR(20)의 값 변화에 따라 Vr/2+Vr/4 또는 0+Vr/4 등이 될 수 있다. 최초 동작시에는 제어부(18)에 의해 SAR(20)의 모든 비트가 '0'으로 초기화되고, 비교 결과에 따라 최상위 비트로부터 시작하여 각 비트가 차례로 '1'로 세팅된다.The comparator 12 compares the analog input Vi of the selected channel through the multiplexer 10 with a reference voltage of Vr / 2 output from the 8-bit DAC 14. At this time, if Vi is greater than Vr / 2, the comparator 12 outputs '1', and in response to the comparison result, the controller 18 changes the contents of the SAR 20, and again the SAR 20 changes the contents. The 8-bit signal is converted through the 8-bit DAC 14 and then compared with the analog input (Vi). At this time, the reference voltage output from the SAR 20 and input to the comparator 12 through the 8-bit DAC 14 is Vr / 2 + Vr / 4 or according to the change in the value of the SAR 20 by the controller 18. 0 + Vr / 4 or the like. In the initial operation, all bits of the SAR 20 are initialized to '0' by the controller 18, and each bit is set to '1' in turn starting from the most significant bit according to the comparison result.
상기와 같은 SAR 방식의 8비트 아날로그-디지털 변환 장치는 기준 전압과 아날로그 입력 신호간의 8번에 걸친 비교 과정을 통해 즉, 8번의 변환 과정을 통해 최종적으로 아날로그 입력 신호에 대한 디지털 신호를 얻을 수 있다. 이때, 기준 전압은 비교 결과에 따라 SAR(20)이 1비트씩 변화하는 디지털 신호를 출력함으로써 그에 따라 변화된다.The 8-bit analog-to-digital converter of the SAR method as described above can finally obtain the digital signal for the analog input signal through eight comparison processes between the reference voltage and the analog input signal. . At this time, the reference voltage is changed according to the SAR 20 outputs a digital signal that changes by one bit according to the comparison result.
이러한 종래의 SAR 방식의 ADC는 그 구조가 복잡하지 않고 동작 수행이 정확하기 때문에 널리 사용되고 있으나, 제어부(18)로부터 입력되는 제어 신호에 의해 변화된 기준 전압을 생성하기 위한 SAR의 효율성이 떨어져 아날로그-디지털 변환 속도가 떨어지는 문제점이 있었다.This conventional SAR type ADC is widely used because its structure is not complicated and its operation is accurate, but the efficiency of SAR for generating the reference voltage changed by the control signal input from the control unit 18 is low. There was a problem that the conversion speed is slow.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, SAR의 효율적 설계를 통해 아날로그-디지털 변환 속도를 개선할 수 있는 아날로그-디지털 변환 장치를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide an analog-to-digital conversion device that can improve the analog-to-digital conversion speed through the efficient design of SAR.
도 1은 종래기술에 따른 플래시 타입 아날로그-디지털 변환기의 회로도.1 is a circuit diagram of a flash type analog-to-digital converter according to the prior art.
도 2는 일반적인 8비트 SAR 방식의 아날로그-디지털 변환기의 회로도.2 is a circuit diagram of a typical 8-bit SAR type analog-to-digital converter.
도 3은 본 발명의 일 실시예에 따른 SAR의 블록 구성도.3 is a block diagram illustrating a SAR according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 멀티플렉서 12 : 비교기10: multiplexer 12: comparator
14 : DAC 16 : A/D 결과 레지스터14: DAC 16: A / D Result Register
18 : 제어부 20 : SAR18: control unit 20: SAR
상기의 기술적 과제를 달성하기 위한 본 발명은, 채널 선택 신호에 응답하여 다수의 아날로그 채널 중 하나를 선택하여 아날로그 입력 신호를 출력하는 선택 수단과, 상기 아날로그 입력 신호를 양의 단자에, 기준 전압을 음의 단자에 입력받아 비교하는 비교 수단과, 상기 비교 수단으로부터 출력되는 비교 결과에 응답하여 제어 신호를 생성하여 출력하는 제어 수단과, 상기 제어 신호에 응답하여 상기 기준 전압에 해당하는 디지털 신호를 출력하는 축차 근사 레지스터와, 상기 기준 전압에 해당하는 디지털 신호를 아날로그 기준 전압으로 변환하는 디지털-아날로그 변환 수단과, 상기 축차 근사 레지스터로부터 출력된 상기 디지털 신호를 저장하는 결과 저장 수단을 구비하는 축차 근사 레지스터를 이용한 아날로그-디지털 변환 장치에 있어서, 상기 축차 근사 레지스터는, 코아로부터 입력되는 다수의 어드레스 및 제1 제어 신호에 응답하여, 상기 채널 선택 신호 및 상기 아날로그-디지털 변환의 시작을 알리는 변환 시작 신호를 생성하는 제1 수단; 상기 어드레스 및 제2 제어 신호에 응답하여 상기 아날로그-디지털 변환 장치를 인에이블하기 위한 인에이블 신호를 생성하는 제2 수단; 상기 코아로부터 입력되는 시스템 클럭 신호 및 상기 아날로그-디지털 변환을 위한 테스트 클럭 신호를 입력받아 두 개의 클럭 신호 중 하나를 선택하며, 선택된 클럭 신호를 분주하여 자체 기준 클럭으로 사용하는 제3 수단; 상기 변환 시작 신호 및 상기 자체 기준 클럭을 입력받아 아날로그 입력 신호가 디지털 신호로 변환 완료됨을 알리는 변환 마침 신호를 생성하는 제4 수단; 및 상기 기준 클럭 및 상기 인에이블 신호에 응답하여 상기 기준 전압에 대응하는 디지털 신호를 생성하는 제5 수단을 포함하여 이루어진 것을 특징으로 한다.The present invention for achieving the above technical problem, selecting means for outputting an analog input signal by selecting one of a plurality of analog channels in response to a channel selection signal, the analog input signal to a positive terminal, a reference voltage A comparison means for receiving and comparing a negative terminal; a control means for generating and outputting a control signal in response to a comparison result output from the comparison means; and outputting a digital signal corresponding to the reference voltage in response to the control signal. A succession approximation register comprising: a succession approximation register; a digital-analog conversion means for converting a digital signal corresponding to the reference voltage into an analog reference voltage; and a result storage means for storing the digital signal output from the succession approximation register. In the analog-to-digital converter using the above, The successive approximation register further comprises: first means for generating a conversion start signal informing of the channel selection signal and the start of the analog-to-digital conversion in response to a plurality of addresses and a first control signal input from the core; Second means for generating an enable signal for enabling the analog-to-digital converter in response to the address and a second control signal; Third means for receiving a system clock signal input from the core and a test clock signal for analog-to-digital conversion, selecting one of two clock signals, and dividing the selected clock signal to use it as its own reference clock; Fourth means for receiving the conversion start signal and the own reference clock and generating a conversion finish signal indicating that the analog input signal is converted to a digital signal; And fifth means for generating a digital signal corresponding to the reference voltage in response to the reference clock and the enable signal.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 3은 본 발명의 일 실시예에 따른 SAR의 블록 구성을 도시한 것으로, 이하 이를 참조하여 설명한다.3 is a block diagram illustrating a SAR according to an embodiment of the present invention, which will be described below with reference to the drawings.
도시된 SAR은 어드레스와 제어 신호를 입력으로 하여 변환 시작 신호 및 채널 선택 신호를 생성하기 위한 제1 블록(30)과, 역시 어드레스와 제어 신호를 입력으로 하여 ADC의 인에이블/디스에이블을 제어하는 인에이블/디스에이블 신호를 생성하기 위한 제2 블록(32)과, 클럭신호와 제1 블록(30)으로부터 출력된 변환 시작 신호를 입력으로 하여 실제 SAR의 기준 클럭을 생성하기 위한 제3 블록(34)과, 제1 블록(30)으로부터 출력된 변환 시작 신호와 제3 블록(34)으로부터 출력된 SAR의 기준 클럭을 입력으로 하여 변환 마침 신호를 생성하기 위한 제4 블록(36)과, 제2 블록(32)로부터 출력된 인에이블/디스에이블 신호와 제3 블록(34)으로부터 출력된SAR의 기준 클럭을 입력으로 하여 기준 전압(비교기의 입력)에 대응하는 디지털 신호를 생성하는 제5 블록(40)을 구비한다.The illustrated SAR includes a first block 30 for generating a conversion start signal and a channel selection signal by inputting an address and a control signal, and controlling an enable / disable of the ADC by inputting an address and a control signal. A second block 32 for generating an enable / disable signal and a third block for generating a reference clock of an actual SAR by inputting a clock signal and a conversion start signal output from the first block 30 ( 34, a fourth block 36 for generating a conversion finish signal by inputting the conversion start signal output from the first block 30 and the reference clock of the SAR output from the third block 34; A fifth block for generating a digital signal corresponding to a reference voltage (input of a comparator) by using the enable / disable signal output from the second block 32 and the reference clock of the SAR output from the third block 34 as inputs; 40.
이하, 각 블록의 상세 동작을 설명한다.The detailed operation of each block is described below.
제1 블록(30)은 코아(core)로부터 입력되는 다수의 어드레스 및 제어 신호에 응답하여 다수의 채널로부터 입력되는 아날로그 입력 신호 중 하나의 채널을 선택하기 위한 채널 선택 신호 및 아날로그-디지털 변환의 시작을 알리는 변환 시작 신호를 생성한다. 이를 위해 코아로부터 입력되는 다수의 어드레스를 저장하기 위한 다수의 플립플롭(flipflop)을 구비하며, 각 플립플롭에 저장된 신호를 사용하여 디코딩 동작을 수행함으로써 다수의 채널 중 하나를 선택한다.The first block 30 is a channel selection signal for selecting one of the analog input signals input from the plurality of channels in response to the plurality of address and control signals input from the core, and the start of the analog-to-digital conversion. Generate a conversion start signal indicating. To this end, a plurality of flip-flops are provided for storing a plurality of addresses input from cores, and one of the plurality of channels is selected by performing a decoding operation using a signal stored in each flip-flop.
제2 블록(32)은 코아로부터 입력되는 다수의 어드레스 및 제어 신호에 응답하여 코아가 AD 변환을 요구하지 않는 경우 ADC를 디스에이블하고, AD 변환을 요구하는 경우 ADC를 인에이블하기 위한 인에이블/디스에이블 신호를 생성한다. 이를 위해 제2 블록(32)은 어드레스 및 제어 신호를 입력으로 하는 논리곱-디코딩 로직을 구비한다.The second block 32 disables the ADC when the core does not require AD conversion in response to a plurality of address and control signals input from the core and enables / enables the ADC to enable the ADC when AD is required. Generate a disable signal. For this purpose, the second block 32 is provided with AND-decoding logic for inputting address and control signals.
제3 블록(34)은 코아로부터 입력되는 시스템 클럭 신호가 매우 느리기 때문에 시스템 클럭 신호와 함께 보다 빠른 테스트 클럭 신호를 입력받아 두 개의 클럭 신호 중 하나를 선택하며, 선택된 클럭 신호를 다시 분주하여 실제 SAR의 기준 클럭으로 사용한다.The third block 34 receives a faster test clock signal along with the system clock signal and selects one of the two clock signals because the system clock signal input from the core is very slow. Use it as the reference clock for.
제4 블록(36)은 SAR 동작의 시작과 끝을 알리는 블록으로, ADC로 입력된 아날로그 입력 신호가 디지털 신호로 변환 완료됨을 알리는 변환 마침 신호를 생성한다. 변환 마침 신호에 응답하여 변환된 디지털 신호가 A/D 결과 레지스터에 저장된다. 또한, SAR 회로가 동작 중에 코아로부터 동작 중지 신호를 받았을 경우 진행 여부를 결정한다.The fourth block 36 is a block indicating the start and end of the SAR operation, and generates a conversion finish signal indicating that the analog input signal input to the ADC is converted into a digital signal. In response to the conversion finish signal, the converted digital signal is stored in the A / D result register. Also, if the SAR circuit receives an operation stop signal from the core during operation, it determines whether to proceed.
제5 블록(40)은 SAR의 핵심 부분으로, 변환을 위해 비교기(12)로 입력되는 기준 전압(VREF)에 대응하는 디지털 신호를 만들어 낸다.The fifth block 40 is a key part of the SAR and produces a digital signal corresponding to the reference voltage VREF input to the comparator 12 for conversion.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 SAR을 컴팩트하게 설계함으로써 아날로그-디지털 변환시 변환 속도를 개선할 수 있는 효과가 있다.The present invention made as described above has an effect of improving the conversion speed during analog-to-digital conversion by designing the SAR compactly.
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| KR1019980021540A KR100318446B1 (en) | 1998-06-10 | 1998-06-10 | An analog-digital converter using successive approximation register |
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|---|---|
| KR (1) | KR100318446B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| KR101012684B1 (en) | 2007-11-26 | 2011-02-09 | 삼성전자주식회사 | Analog-to-Digital Converter Accumulates 1/2 Multiplier Reference Voltage |
Citations (1)
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| JPH07231256A (en) * | 1994-02-18 | 1995-08-29 | Fujitsu Ten Ltd | A/d converter |
-
1998
- 1998-06-10 KR KR1019980021540A patent/KR100318446B1/en not_active IP Right Cessation
Patent Citations (1)
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|---|---|---|---|---|
| JPH07231256A (en) * | 1994-02-18 | 1995-08-29 | Fujitsu Ten Ltd | A/d converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11867757B2 (en) | 2020-12-14 | 2024-01-09 | Samsung Electronics Co., Ltd. | Built-in self-test circuits and semiconductor integrated circuits including the same |
Also Published As
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