JP2014236373A

JP2014236373A - A/d conversion device

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Publication number: JP2014236373A
Application number: JP2013116859A
Authority: JP
Inventors: 日比　康博; Yasuhiro Hibi; 康博日比; 原田　卓哉; Takuya Harada; 卓哉原田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2013-06-03
Filing date: 2013-06-03
Publication date: 2014-12-15

Abstract

PROBLEM TO BE SOLVED: To provide an A/D conversion device that produces an A/D conversion value at high speed and with high precision even if an RC time constant has an effect in a configuration using a capacitor array D/A converter.SOLUTION: A flash A/D converter 2 performs a flash A/D conversion processing on an analog signal to tentatively decide upper x bits. A successive conversion section 3, on the other hand, stores an electrical charge in a capacitor array and successively compares an analog output value to A/D-convert a sampling value. The successive conversion section 3 applies a redundant algorithm repeating the successive conversion n-x+α times as using the result of the A/D conversion processing of the upper x bits by the flash A/D converter 2, to perform an A/D conversion processing of lower n-x bits. This can ensure an A/D conversion value to handle a higher precision A/D conversion processing.

Description

本発明は、アナログ信号をデジタル値にＡ／Ｄ変換処理するＡ／Ｄ変換装置に関する。 The present invention relates to an A / D conversion apparatus that performs A / D conversion processing on an analog signal into a digital value.

この種のＡ／Ｄ変換装置は、高速動作可能で且つ精度を向上することが求められている。このような逐次比較型Ａ／Ｄ変換回路が特許文献１に開示されている。この特許文献１記載の逐次比較型のＡ／Ｄ変換回路によれば、コンパレータがアナログ入力電圧と、複数の比較電圧のそれぞれとを比較しこの並列比較を逐次行っている。 This type of A / D converter is required to operate at high speed and to improve accuracy. Such a successive approximation type A / D conversion circuit is disclosed in Patent Document 1. According to the successive approximation A / D conversion circuit described in Patent Document 1, the comparator compares the analog input voltage with each of the plurality of comparison voltages, and sequentially performs the parallel comparison.

逐次比較レジスタは、並列比較の結果が得られると、並列比較の結果に基いて、前回の所定のサーチ電圧範囲内において、次回の所定のサーチ電圧範囲を設定し、Ｄ／Ａコンバータにデジタル値を逐次与える。そして、タイミング制御回路は、所定のタイミングで並列比較から冗長比較への切り替えを行うための信号を生成する。これにより、コンパレータが並列比較を逐次行うので高速変換できる。 When the result of the parallel comparison is obtained, the successive approximation register sets the next predetermined search voltage range within the previous predetermined search voltage range based on the result of the parallel comparison, and outputs a digital value to the D / A converter. Are given sequentially. Then, the timing control circuit generates a signal for switching from parallel comparison to redundant comparison at a predetermined timing. Thereby, since the comparator sequentially performs parallel comparison, high-speed conversion can be performed.

特開２００９−３０２７１６号公報JP 2009-302716 A

逐次比較型のＡ／Ｄ変換装置は容量アレイを備えた容量アレイ型Ｄ／Ａ変換回路を備えて構成される。容量アレイ型Ｄ／Ａ変換回路は容量アレイに抵抗成分を有する。すると、この容量アレイ型Ｄ／Ａ変換回路は、電荷再分配時のＲＣ時定数に応じて各ビットを定めるための処理時間が決定される。すなわち、この種のＡ／Ｄ変換装置は、このＲＣ時定数の影響から電荷再分配に時間を要することから各ビットの決定に時間を要し高速化に限界を生じる。 The successive approximation A / D converter includes a capacitor array D / A converter circuit including a capacitor array. The capacitance array type D / A conversion circuit has a resistance component in the capacitance array. Then, in this capacitor array type D / A conversion circuit, the processing time for determining each bit is determined according to the RC time constant at the time of charge redistribution. In other words, this type of A / D converter requires time for charge redistribution due to the influence of the RC time constant, so that it takes time to determine each bit and limits speeding up.

本発明の目的は、高速で且つ高精度にＡ／Ｄ変換値を得られるようにしたＡ／Ｄ変換装置を提供することにある。 An object of the present invention is to provide an A / D conversion apparatus that can obtain an A / D conversion value at high speed and with high accuracy.

請求項１記載の発明は、アナログ信号をサンプリングしｎビットのデジタル値にＡ／Ｄ変換処理するＡ／Ｄ変換装置を対象としている。この請求項１記載の発明によれば、フラッシュＡ／Ｄ変換部は、アナログ信号をフラッシュＡ／Ｄ変換処理し上位ｘビットを決定する。他方、逐次比較部はサンプリング値を容量アレイ型Ｄ／Ａ変換部のアナログ出力値と逐次比較する。逐次比較部の容量アレイ型Ｄ／Ａ変換部はサンプリング値を電荷再分配する間に時間を要するものの、この電荷再分配処理するまでの間に、フラッシュＡ／Ｄ変換部が上位ｘビットをＡ／Ｄ変換しているため並列処理できる。したがって逐次変換部によるサンプリング時間を短縮できる。 The first aspect of the present invention is directed to an A / D conversion apparatus that samples an analog signal and performs A / D conversion processing to an n-bit digital value. According to the first aspect of the present invention, the flash A / D conversion unit performs flash A / D conversion processing on the analog signal to determine the upper x bits. On the other hand, the successive approximation unit sequentially compares the sampling value with the analog output value of the capacitance array type D / A conversion unit. Although the capacity array type D / A conversion unit of the successive approximation unit requires time to redistribute the sampling value, the flash A / D conversion unit converts the upper x bits into A before the charge redistribution processing is performed. Parallel processing is possible due to / D conversion. Therefore, the sampling time by the successive approximation unit can be shortened.

逐次変換部は、フラッシュＡ／Ｄ変換部が上位ｘビットをＡ／Ｄ変換処理した結果を用いて逐次変換し上位ｘビットと共に下位ｎ−ｘビットをＡ／Ｄ変換処理する。これにより、Ａ／Ｄ変換処理を高速化しつつＡ／Ｄ変換精度を高精度化できる。しかも、逐次変換部はｎ−ｘ＋α回逐次変換を繰り返した冗長アルゴリズムを適用して下位ｎ−ｘビットをＡ／Ｄ変換処理するため、Ａ／Ｄ変換値を担保できＡ／Ｄ変換処理をより高精度に処理できる。 The sequential conversion unit sequentially converts the result of the A / D conversion processing of the upper x bits by the flash A / D conversion unit, and performs A / D conversion processing of the lower nx bits together with the upper x bits. Thereby, the A / D conversion accuracy can be increased while the A / D conversion processing is speeded up. In addition, since the successive conversion unit applies a redundant algorithm in which nx + α sequential conversions are repeated to perform A / D conversion processing on the lower nx bits, the A / D conversion value can be secured and the A / D conversion processing can be further performed. Can be processed with high accuracy.

第１実施形態に係るＡ／Ｄ変換装置を概略的に示す電気的構成図1 is an electrical configuration diagram schematically showing an A / D conversion device according to a first embodiment. サンプルホールド回路及びＤ／Ａ変換器の回路構成例（その１）Sample configuration of sample hold circuit and D / A converter (part 1) サンプルホールド回路及びＤ／Ａ変換器の回路構成例（その２）Sample configuration of sample hold circuit and D / A converter (part 2) サンプルホールド回路及びＤ／Ａ変換器の回路構成例（その３）Sample configuration of sample hold circuit and D / A converter (part 3) チョッパコンパレータの回路構成例Circuit configuration example of chopper comparator 非２進アルゴリズム実行回路の構成例Non-binary algorithm execution circuit configuration example 制御信号生成回路の構成例Configuration example of control signal generation circuit 論理回路の真理値表Truth table of logic circuit マルチプレクサの回路構成例Example of multiplexer circuit configuration Ｄ／Ａ変換制御レジスタの構成例Configuration example of D / A conversion control register Ａ／Ｄ変換値格納レジスタの構成例Configuration example of A / D conversion value storage register Ａ／Ｄ変換処理の流れを示すタイミングチャートTiming chart showing the flow of A / D conversion processing 比較ステップに応じた処理結果および許容誤差の説明図Explanatory drawing of processing results and tolerances according to comparison steps Ａ／Ｄ変換処理の流れの変形例を示すタイミングチャートTiming chart showing a modified example of the flow of A / D conversion processing 第２実施形態に係るＡ／Ｄ変換装置を概略的に示す電気的構成図（図１相当図）Electrical configuration diagram schematically showing the A / D converter according to the second embodiment (corresponding to FIG. 1) Ａ／Ｄ変換処理の流れを概略的に示すタイミングチャート（その１）Timing chart schematically showing the flow of A / D conversion processing (part 1) Ａ／Ｄ変換処理の流れを概略的に示すタイミングチャート（その２）Timing chart schematically showing the flow of A / D conversion processing (part 2) 本発明の第３実施形態に係るＡ／Ｄ変換装置を概略的に示す電気的構成図Electrical configuration diagram schematically showing an A / D converter according to a third embodiment of the present invention Ａ／Ｄ変換処理の流れを概略的に示すタイミングチャート（図１６、図１７相当図）Timing chart schematically showing the flow of the A / D conversion process (corresponding to FIGS. 16 and 17) 第４実施形態に係るＡ／Ｄ変換装置を概略的に示す電気的構成図Electrical configuration diagram schematically showing an A / D converter according to a fourth embodiment Ａ／Ｄ変換処理の流れを概略的に示すタイミングチャート（図１６、図１７相当図）Timing chart schematically showing the flow of the A / D conversion process (corresponding to FIGS. 16 and 17)

以下では幾つかの実施形態を説明する。各実施形態の構成要素が同一又は類似部分については同一又は類似符号を付して説明を必要に応じて省略し、以下では各実施形態の特徴部分を中心に説明する。 Several embodiments are described below. Components having the same or similar components in each embodiment are denoted by the same or similar reference numerals, and description thereof is omitted as necessary. Hereinafter, characteristic portions of each embodiment will be mainly described.

（第１実施形態）
図１にｎビットＡ／Ｄ変換装置１のブロック構成を示すように、Ａ／Ｄ変換装置１は、上位ｍビットのフラッシュ型のＡ／Ｄ変換器（フラッシュＡ／Ｄ変換部相当）２と、逐次比較型のＡ／Ｄ変換器（逐次変換部相当）３とを備え、全体を統括制御する制御回路４を接続して構成される。制御回路４は、例えばロジック回路などを用いて構成され、逐次変換部３にＡ／Ｄスタート信号を出力すると共にクロックＣＬＫを供給し、Ａ／Ｄ変換処理のタイミングを決定する。 (First embodiment)
As shown in the block configuration of the n-bit A / D converter 1 in FIG. 1, the A / D converter 1 includes an upper m-bit flash A / D converter (corresponding to a flash A / D converter) 2. And a successive approximation type A / D converter (corresponding to a successive conversion unit) 3 and connected to a control circuit 4 for overall control. The control circuit 4 is configured using, for example, a logic circuit, and outputs an A / D start signal to the sequential conversion unit 3 and supplies a clock CLK to determine the timing of A / D conversion processing.

フラッシュＡ／Ｄ変換器２は、参照信号を出力する抵抗ラダー回路５と、２^ｎ−１個のコンパレータ６と、バイナリエンコーダ７とを備える。抵抗ラダー回路５は、第１参照電圧Ｖref+の供給端子と第２参照電圧Ｖref-（例えばグランド）の供給端子との間に接続されており、抵抗ラダー回路５による２^ｎ−１個の分圧電圧をコンパレータ６に参照電圧として出力する。 The flash A / D converter 2 includes a resistance ladder circuit 5 that outputs a reference signal, 2 ⁿ −1 comparators 6, and a binary encoder 7. The resistance ladder circuit 5 is connected between the supply terminal of the first reference voltage Vref + and the supply terminal of the second reference voltage Vref− (for example, ground), and 2 ⁿ −1 divided by the resistance ladder circuit 5. The voltage is output to the comparator 6 as a reference voltage.

２^ｎ−１個のコンパレータ６は、抵抗ラダー回路５の２^ｎ−１個の分圧電圧をそれぞれ比較対象電圧として入力する。それぞれのコンパレータ６は、アナログ入力電圧Ｖinと比較対象電圧とを大小比較し「１」（＝「Ｈ」）または「０」（＝「Ｌ」）を出力する。このように、コンパレータ６は２^ｎ−１個並列に処理することで測定速度およびその分解能を高めることができる。バイナリエンコーダ７は、各コンパレータ６の出力をコード変換しｎビットのＡ／Ｄ変換結果を得るが、このうち上位ｘビット（例えば３ビット＜ｎ）を逐次変換部３に出力する。 The 2 ⁿ -1 comparators 6 respectively input 2 ⁿ -1 divided voltages of the resistance ladder circuit 5 as comparison target voltages. Each comparator 6 compares the analog input voltage Vin with the voltage to be compared and outputs “1” (= “H”) or “0” (= “L”). Thus, the comparator 6 can increase the measurement speed and its resolution by processing 2 ⁿ -1 in parallel. The binary encoder 7 performs code conversion on the output of each comparator 6 to obtain an n-bit A / D conversion result, and outputs the upper x bits (for example, 3 bits <n) to the sequential conversion unit 3.

逐次変換部３は、ｎビット中の下位ｎ−ｘビットの量子化デジタルデータを主に算出し、フラッシュＡ／Ｄ変換器２が出力する上位ｘビットのデジタルデータを用いて全ｎビットの量子化デジタルデータを出力する。この逐次変換部３は、サンプルホールド回路８と、チョッパ型のコンパレータ９と、ｎビットのＤ／Ａ変換器１０と、非２進アルゴリズム実行回路（冗長アルゴリズム実行回路）１１とを備える。 The successive approximation unit 3 mainly calculates lower nx-bit quantized digital data in n bits, and uses all higher-bit digital data output from the flash A / D converter 2 to generate all n-bit quantum data. Output digitized digital data. The successive approximation unit 3 includes a sample-and-hold circuit 8, a chopper comparator 9, an n-bit D / A converter 10, and a non-binary algorithm execution circuit (redundant algorithm execution circuit) 11.

図２はサンプルホールド回路８及びＤ／Ａ変換器１０の構成例を示す。Ｄ／Ａ変換器１０は、所謂容量アレイＤ／Ａ変換器により構成され、ｎ＋１個のコンデンサＣ１〜Ｃn+1、ｎ＋１個のスイッチＳＷ１〜ＳＷn+1を組み合わせて構成されている。 FIG. 2 shows a configuration example of the sample hold circuit 8 and the D / A converter 10. The D / A converter 10 is configured by a so-called capacitance array D / A converter, and is configured by combining n + 1 capacitors C1 to Cn + 1 and n + 1 switches SW1 to SWn + 1.

また、サンプルホールド回路８はサンプルホールドスイッチＳＷＨを備える。サンプルホールド回路８は、スイッチ切換制御信号ＳＷsmpが「Ｌ」の間にサンプルホールドスイッチＳＷＨを入力電圧Ｖinの端子側に切換え、スイッチ切換制御信号ＳＷsmpが「Ｈ」になるとサンプルホールドスイッチＳＷＨをＶref+側に切換えてサンプルホールドする。Ｄ／Ａ変換器１０は、ｎビットデータが与えられると、このｎビットデータに応じて各スイッチＳＷ１〜ＳＷn+1を切換え、容量アレイコンデンサＣ１〜Ｃn+1の蓄積電荷を再分配する。 The sample hold circuit 8 includes a sample hold switch SWH. The sample hold circuit 8 switches the sample hold switch SWH to the terminal side of the input voltage Vin while the switch change control signal SWsmp is “L”, and when the switch change control signal SWsmp becomes “H”, the sample hold switch SWH is changed to the Vref + side. Switch to and hold the sample. When n-bit data is given, the D / A converter 10 switches the switches SW1 to SWn + 1 in accordance with the n-bit data and redistributes the accumulated charges of the capacitor array capacitors C1 to Cn + 1.

図３はサンプルホールド回路８及びＤ／Ａ変換器１１０の他の構成例を示す。このＤ／Ａ変換器１１０は図１のＤ／Ａ変換器１０に代えて構成しても良い。Ｄ／Ａ変換器１１０は、上位ｎ１ビットのＤ／Ａ変換部１１０n1と、下位ｎ２ビットのＤ／Ａ変換部１１０n2を組み合わせて構成されている。上位のＤ／Ａ変換部１１０n1は、容量比が図示（例えば０．５Ｃ：０．５Ｃ：Ｃ：…：２Ｃ）のコンデンサＣN11、ＣN12、ＣN13…と、切換スイッチＳＷN11、ＳＷN12、ＳＷN13…とを図示形態に組み合わせて構成される。下位のＤ／Ａ変換部１１０n2は、容量比が図示（例えばＣ：Ｃ：２Ｃ：…：２^ｎ−１Ｃ）のコンデンサＣN21、ＣN22、ＣN23…と、切換スイッチＳＷN21、ＳＷN22、ＳＷN23…とを図示形態に組み合わせて構成されている。 FIG. 3 shows another configuration example of the sample hold circuit 8 and the D / A converter 110. The D / A converter 110 may be configured in place of the D / A converter 10 of FIG. The D / A converter 110 is configured by combining an upper n1 bit D / A converter 110n1 and a lower n2 bit D / A converter 110n2. The high-order D / A converter 110n1 includes capacitors CN11, CN12, CN13... With changeover switches SWN11, SWN12, SWN13... Whose capacitance ratio is shown (for example, 0.5C: 0.5C: C:... 2C). It is configured in combination with the illustrated form. The low-order D / A converter 110n2 includes capacitors CN21, CN22, CN23... And capacitance switches SWN21, SWN22, SWN23... Whose capacitance ratio is shown in the figure (for example, C: C: 2C:... ^2n-1 C). It is configured in combination with the illustrated form.

サンプリングノードＳＮにはサンプルホールドスイッチＳＷＨを介して入力電圧Ｖinが入力される。また、Ｄ／Ａ変換器１１０内にはＤ／Ａ変換部１１０n1および１１０n2を初期状態から動作させるためのスイッチＳｄが設けられる。リセット時には、例えば非２進アルゴリズム実行回路１１は、スイッチＳｄを抵抗分圧回路１２の分圧電圧側に切換制御し、実動作時にはサンプリングノードＳＮ側に切換制御しサンプリングノードＳＮに入力電圧Ｖinを入力して動作させる。 The input voltage Vin is input to the sampling node SN via the sample hold switch SWH. The D / A converter 110 is provided with a switch Sd for operating the D / A converters 110n1 and 110n2 from the initial state. At the time of resetting, for example, the non-binary algorithm execution circuit 11 switches the switch Sd to the divided voltage side of the resistance voltage dividing circuit 12, and switches to the sampling node SN side at the time of actual operation and applies the input voltage Vin to the sampling node SN. Enter and operate.

このＤ／Ａ変換器１１０は、下位側のＤ／Ａ変換部１１０n2に下位ｎ２ビットのデータが与えられると、このデータに応じて電荷を再分配し容量アレイの出力ノードの電位を決定する。そして上位側のＤ／Ａ変換部１０n1は上位ｎ１ビットデータが与えられると、このｎ１ビットデータに応じて電荷を再分配し上位側の容量アレイの出力ノードのＣアレイを出力する。 When the low-order n2 bit data is given to the low-order D / A conversion section 110n2, the D / A converter 110 redistributes the charge according to this data and determines the potential of the output node of the capacitor array. When the upper n1 bit data is given, the upper D / A converter 10n1 redistributes the charge according to the n1 bit data and outputs the C array of the output node of the upper capacitor array.

図４はサンプルホールド回路８及びＤ／Ａ変換器２１０の他の構成例を示す。このＤ／Ａ変換器２１０は図１のＤ／Ａ変換器１０に代えて構成しても良い。このＤ／Ａ変換器２１０は、上位ｎ１ビットのＤ／Ａ変換部２１０n1と、下位ｎ２ビットのＤ／Ａ変換部２１０n2とを組み合わせて構成されている。 FIG. 4 shows another configuration example of the sample hold circuit 8 and the D / A converter 210. The D / A converter 210 may be configured in place of the D / A converter 10 of FIG. This D / A converter 210 is configured by combining an upper n1 bit D / A converter 210n1 and a lower n2 bit D / A converter 210n2.

図４に示す下位のＤ／Ａ変換部２１０n2は、ラダー抵抗１５と、スイッチ及びデコーダ１６を従属接続した抵抗ラダー型のＤ／Ａ変換器により構成される。また上位のＤ／Ａ変換部２１０n1は、Ｄ／Ａ変換部１１０n1と同一構成の容量アレイ型のＤ／Ａ変換器により構成される。このＤ／Ａ変換器２１０は、下位側のＤ／Ａ変換部２１０n2に下位ｎ２ビットデータが与えられると、このｎ２ビットデータに応じてラダー抵抗１５で分圧された分圧電圧を切換出力すると共にデコードしアナログ出力電位を上位のＤ／Ａ変換部２１０n1に出力する。そして、上位ｎ１ビットの信号データが上位のＤ／Ａ変換部２１０n1に与えられると、容量アレイ型のＤ／Ａ変換部２１０n1はこのｎ１ビットデータに応じて電荷再分配し、上位の出力ノードの電位を決定する。図１のＤ／Ａ変換器１０としては、図２〜図４の何れのＤ／Ａ変換器１０、１１０、２１０を用いても良いが、以下では、図２に示すＤ／Ａ変換器１０の構成を用いて実施形態を説明する。 The low-order D / A converter 210n2 shown in FIG. 4 includes a ladder resistor 15 and a resistor ladder type D / A converter in which a switch and a decoder 16 are cascade-connected. The upper D / A converter 210n1 is composed of a capacitance array type D / A converter having the same configuration as the D / A converter 110n1. When the lower n2 bit data is given to the lower D / A converter 210n2, the D / A converter 210 switches and outputs the divided voltage divided by the ladder resistor 15 in accordance with the n2 bit data. At the same time, it decodes and outputs the analog output potential to the upper D / A converter 210n1. When the upper n1 bit signal data is supplied to the upper D / A converter 210n1, the capacitance array type D / A converter 210n1 redistributes the charge according to the n1 bit data, and the upper output node Determine the potential. As the D / A converter 10 in FIG. 1, any of the D / A converters 10, 110, and 210 in FIGS. 2 to 4 may be used, but in the following, the D / A converter 10 shown in FIG. The embodiment will be described using the configuration.

図５はチョッパコンパレータ９の構成例を示す。このチョッパコンパレータ９は、サンプリング値を波形整形するバッファ１７と、このバッファ１７の出力電圧とＤ／Ａ変換器１０の変換出力電圧とを比較するコンパレータ１８、１９とを備える。コンパレータ１８、１９は従属接続されている。これらのコンパレータ１８および１９間にはＤＣカット用のコンデンサ２０および２１が設けられている。 FIG. 5 shows a configuration example of the chopper comparator 9. The chopper comparator 9 includes a buffer 17 that shapes the sampling value, and comparators 18 and 19 that compare the output voltage of the buffer 17 with the converted output voltage of the D / A converter 10. The comparators 18 and 19 are connected in cascade. Between these comparators 18 and 19, capacitors 20 and 21 for DC cut are provided.

チョッパコンパレータ９は、Ｄ／Ａ変換器１０の変換値とサンプリング値を比較しこの比較結果を出力する。なお、各コンパレータ１８、１９の入力端子間には、それぞれ初期化用のスイッチ２２ｂ、２２ａが設けられており、Ａ／Ｄスタートタイミング（後述するＳＷａ→「Ｈ」、ＳＷｂ→「Ｈ」）において、コンパレータ１８の入力端子電位を一致させると共に、コンパレータ１９の各入力端子の電位をサンプリング値出力に一致させるように構成されている。 The chopper comparator 9 compares the converted value of the D / A converter 10 with the sampling value and outputs the comparison result. Note that initialization switches 22b and 22a are provided between the input terminals of the comparators 18 and 19, respectively. At an A / D start timing (SWa → “H”, SWb → “H” described later), The input terminal potential of the comparator 18 is matched, and the potential of each input terminal of the comparator 19 is matched with the sampling value output.

図６に非２進アルゴリズム実行回路１１の内部回路構成例を示すように、非２進アルゴリズム実行回路１１は、シーケンサ加減算値を算出するための制御信号生成回路２３と、マルチプレクサ２４と、加算器２５と、減算器２６と、Ｄ／Ａ変換制御レジスタ２７と、Ａ／Ｄ変換値格納レジスタ２８と、を備える。 As shown in the internal circuit configuration example of the non-binary algorithm execution circuit 11 in FIG. 6, the non-binary algorithm execution circuit 11 includes a control signal generation circuit 23 for calculating a sequencer addition / subtraction value, a multiplexer 24, and an adder. 25, a subtractor 26, a D / A conversion control register 27, and an A / D conversion value storage register 28.

図７（Ａ），図７（Ｂ）に制御信号生成回路２３の構成例を示す。また図８に各回路の遷移状態と論理回路の真理値表を示す。図７（Ａ），図７（Ｂ）に示すように、制御信号生成回路２３は、シフトレジスタ２９と、ＮＯＲゲート３０と、ＮＯＴゲート３１〜３３と、イネーブル端子付きＤフリップフロップ３４と、ＡＤＥＮＤパルス生成回路３５とを備える。図７（Ｃ）はイネーブル端子付きＤフリップフロップ３４の等価回路を示す。このＤフリップフロップ３４は、そのイネーブル端子ＥＮが「Ｈ」のときにＤ入力をＱ出力とし、イネーブル端子ＥＮが「Ｌ」のときにＤ入力をＱ出力に一致させる。 7A and 7B show a configuration example of the control signal generation circuit 23. FIG. FIG. 8 shows a transition state of each circuit and a truth table of the logic circuit. As shown in FIGS. 7A and 7B, the control signal generation circuit 23 includes a shift register 29, a NOR gate 30, NOT gates 31 to 33, a D flip-flop 34 with an enable terminal, and ADEND. And a pulse generation circuit 35. FIG. 7C shows an equivalent circuit of the D flip-flop 34 with an enable terminal. The D flip-flop 34 sets the D input to the Q output when the enable terminal EN is “H”, and matches the D input to the Q output when the enable terminal EN is “L”.

図７（Ａ）に示すように、シフトレジスタ２９は例えば５ビット構成である。ＮＯＲゲート３０はこのシフトレジスタ２９の上位２ビットのＱ４、Ｑ５出力を否定論理和演算し、この結果を最下位ビットのＤ入力に与える。クロックＣＬＫがＮＯＴゲート３１、３２を介してクロック端子Ｃに与えられると、図８に示すように、シフトレジスタ２９は、
（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５）＝
（０，０，０，０，０）→（１，０，０，０，０）→（１，１，０，０，０）→（１，１，１，０，０）→（１，１，１，１，０）→（０，１，１，１，１）→（０，０，１，１，１）→（０，０，０，１，１）→（０，０，０，０，１）→（０，０，０，０，０）
と、合計９の状態を繰り返し変化させる。但し、この図８において「０」＝「Ｌ」（ノンアクティブレベル）、「１」＝「Ｈ」（アクティブレベル）を示す。 As shown in FIG. 7A, the shift register 29 has, for example, a 5-bit configuration. The NOR gate 30 performs a NOR operation on the Q2 and Q5 outputs of the upper 2 bits of the shift register 29 and gives the result to the D input of the least significant bit. When the clock CLK is supplied to the clock terminal C via the NOT gates 31 and 32, as shown in FIG.
(Q1, Q2, Q3, Q4, Q5) =
(0,0,0,0,0) → (1,0,0,0,0) → (1,1,0,0,0) → (1,1,1,0,0) → (1 , 1,1,1,0) → (0,1,1,1,1) → (0,0,1,1,1) → (0,0,0,1,1) → (0,0 , 0,0,1) → (0,0,0,0,0)
Then, a total of nine states are changed repeatedly. In FIG. 8, “0” = “L” (non-active level) and “1” = “H” (active level) are shown.

図７（Ｂ）に示すように、シフトレジスタ２９のＱ１〜Ｑ５出力は論理回路３６に与えられている。この論理回路３６はシフトレジスタ２９のＱ１〜Ｑ５出力値に応じて各端子レベルを出力するロジック回路である。この論理回路３６は図８に示す各信号ＳＥＬＦ、ＥＮ１、ＥＮ２、ＳＷｓｍｐ、加減算データを出力する。 As shown in FIG. 7B, outputs Q 1 to Q 5 of the shift register 29 are given to the logic circuit 36. The logic circuit 36 is a logic circuit that outputs each terminal level in accordance with the output values Q1 to Q5 of the shift register 29. The logic circuit 36 outputs the signals SELF, EN1, EN2, SWsmp, and addition / subtraction data shown in FIG.

信号ＳＥＬＦはＡ／Ｄスタートタイミングの後、フラッシュＡ／Ｄ変換器２の上位ｘビット出力が確実に（又は概ね）決定したタイミング（例えばクロックＣＬＫが３回入力）でのみ「Ｈ」となり、その他のタイミングでは「Ｌ」となるように設定されている。信号ＥＮ１は、信号ＳＥＬＦが「Ｌ」から「Ｈ」に立ち上がった後、逐次変換処理が終了するまで「Ｈ」に立ち上がる信号である。信号ＥＮ２は、逐次変換処理が終了するタイミングで「Ｈ」に立ち上がる信号である。 The signal SELF becomes “H” only after the A / D start timing, only when the upper x-bit output of the flash A / D converter 2 is reliably (or approximately) determined (for example, the clock CLK is input three times). The timing is set to be “L”. The signal EN1 is a signal that rises to “H” after the signal SELF rises from “L” to “H” until the successive conversion process ends. The signal EN2 is a signal that rises to “H” at the timing when the successive conversion process ends.

信号ＳＷａは論理回路３６の出力ＳＷｂを遅延回路３７及びＯＲゲート３８を通じて遅延出力され、信号ＳＷｓｍｐはさらに遅延回路３９及びＯＲゲート４０を通じて遅延出力される。 The signal SWa is delayed from the output SWb of the logic circuit 36 through the delay circuit 37 and the OR gate 38, and the signal SWsmp is further delayed through the delay circuit 39 and the OR gate 40.

ＡＤＥＮＤパルス生成回路３５は状態が「８」→「０」に移行し、次のＡ／Ｄ変換処理をスタートさせるタイミングで信号ＡＤＥＮＤを「Ｌ」→「Ｈ」に変化させる。また、ＡＤＥＮＤパルス生成回路３５は、状態が「８」→「０」に移行した後さらに「８」→「０」に移行するまでの間（例えば状態が「３」→「４」に移行するタイミング）で信号ＡＤＥＮＤを「Ｈ」→「Ｌ」に変化させる。 The ADEND pulse generation circuit 35 changes the signal ADEND from “L” to “H” at the timing when the state changes from “8” to “0” and the next A / D conversion process is started. Further, the ADEND pulse generation circuit 35 continues until the state changes from “8” to “0” (for example, the state changes from “3” to “4”). At timing, the signal ADEND is changed from “H” to “L”.

図９はマルチプレクサ２４の構成例を示す。このマルチプレクサ２４は、図６にも示すように、制御信号生成回路２３から信号ＳＥＬＦおよび信号ＥＮ２を入力すると共に、チョッパコンパレータ９の出力信号を入力し、さらに、加算器２５の出力値、減算器２６の出力値、Ｄ／Ａ変換制御レジスタ２７のデータ、加算器２５のキャリーＣ、減算器２６のボローＢを入力し、加算器２５、減算器２６、フラッシュＡ／Ｄ変換器２の出力値、Ｄ／Ａ変換制御レジスタ２７の出力値の何れかの値を選択出力する回路である。 FIG. 9 shows a configuration example of the multiplexer 24. As shown in FIG. 6, the multiplexer 24 receives the signal SELF and the signal EN2 from the control signal generation circuit 23, and also receives the output signal of the chopper comparator 9, and further outputs the output value of the adder 25 and the subtractor. 26, the data of the D / A conversion control register 27, the carry C of the adder 25, and the borrow B of the subtractor 26 are input, and the output values of the adder 25, the subtractor 26, and the flash A / D converter 2 are input. The D / A conversion control register 27 is a circuit that selectively outputs one of the output values.

図９は簡略化するため、１ビット分のマルチプレクサ２４の構成を示しており、実際にはこれらの構成がｎビット分設けられる。図９中には、フラッシュＡ／Ｄ変換器２の変換値がＡＮＤゲート７４に入力されているが、上位ｘビットについてはフラッシュＡ／Ｄ変換器２の変換値がそのまま出力され、下位ｎ−ｘビットについては「０」（＝「Ｌ」（ノンアクティブ））が付加して出力されている。 For simplification, FIG. 9 shows the configuration of the multiplexer 24 for 1 bit, and in actuality, these configurations are provided for n bits. In FIG. 9, the converted value of the flash A / D converter 2 is input to the AND gate 74, but the converted value of the flash A / D converter 2 is output as it is for the upper x bits, and the lower n− For the x bit, “0” (= “L” (non-active)) is added and output.

マルチプレクサ２４は、ＯＲゲート７１、ＡＮＤゲート７２〜７５を組み合わせた選択回路７０と、有効無効切換回路７６と、を備えている。選択回路７０は、加算器２５の出力値、減算器２６の出力値、フラッシュＡ／Ｄ変換器２の上位ｘビットの変換出力値、Ｄ／Ａ変換制御レジスタ２７の出力値、をそれぞれのＡＮＤゲート７２〜７５に入力し、有効無効切換回路７６により選択切換処理を行う。 The multiplexer 24 includes a selection circuit 70 in which an OR gate 71 and AND gates 72 to 75 are combined, and a valid / invalid switching circuit 76. The selection circuit 70 ANDs the output value of the adder 25, the output value of the subtractor 26, the high-order x-bit conversion output value of the flash A / D converter 2, and the output value of the D / A conversion control register 27, respectively. Input to the gates 72 to 75, and selection switching processing is performed by the valid / invalid switching circuit 76.

有効無効切換回路７６は、ＡＮＤゲート４１〜４５、ＯＲゲート４６〜４７、及びＮＯＴゲート４８〜５１を図示形態に組み合わせて構成されている。この有効無効切換回路７６の内部結線関係は図９中に示しているためその詳細説明を省略する。 The valid / invalid switching circuit 76 is configured by combining AND gates 41 to 45, OR gates 46 to 47, and NOT gates 48 to 51 in the illustrated form. Since the internal connection relationship of the valid / invalid switching circuit 76 is shown in FIG. 9, its detailed description is omitted.

フラッシュＡ／Ｄ変換器２の出力値が有効に出力されるときは、信号ＳＥＬＦが「Ｈ」になるときである。信号ＳＥＬＦは、フラッシュＡ／Ｄ変換器２の出力変換値が上位ｘビットを決定したことが想定されるタイミングで「Ｈ」になり、このときフラッシュＡ／Ｄ変換器２の出力変換値がＡＮＤゲート７４、ＯＲゲート７１を通じて出力される。 The output value of the flash A / D converter 2 is effectively output when the signal SELF becomes “H”. The signal SELF becomes “H” at the timing when the output conversion value of the flash A / D converter 2 is assumed to have determined the upper x bits, and at this time, the output conversion value of the flash A / D converter 2 is ANDed. The signal is output through the gate 74 and the OR gate 71.

また、このマルチプレクサ２４は、信号ＳＥＬＦが「Ｌ」及び信号ＥＮ２が「Ｌ」のときには、ＮＯＴゲート４８、５０を介してＡＮＤゲート４３、４４に「Ｈ」が与えられるため、このＡＮＤゲート４３、４４が有効に機能する。このため、選択回路７０は、チョッパコンパレータ９の出力に応じてＡＮＤゲート７２、７３の何れかの出力を有効化することになり、加算器２５の出力データ、又は、減算器２６の出力データを選択出力する。 Further, when the signal SELF is “L” and the signal EN2 is “L”, the multiplexer 24 is given “H” to the AND gates 43 and 44 through the NOT gates 48 and 50. Therefore, the AND gate 43, 44 functions effectively. Therefore, the selection circuit 70 validates the output of either of the AND gates 72 and 73 in accordance with the output of the chopper comparator 9, and the output data of the adder 25 or the output data of the subtracter 26 is used as the output. Select output.

例えば、チョッパコンパレータ９の出力が「Ｈ」のときには、ＡＮＤゲート７３が有効化されるため、減算器２６の出力データがＡＮＤゲート７３及びＯＲゲート７１を通じて出力される。また、チョッパコンパレータ９の出力が「Ｌ」のときには、ＡＮＤゲート７２が有効化されるため、加算器２５の出力データがＡＮＤゲート７２及びＯＲゲート７１を通じて出力される。 For example, when the output of the chopper comparator 9 is “H”, since the AND gate 73 is validated, the output data of the subtractor 26 is output through the AND gate 73 and the OR gate 71. When the output of the chopper comparator 9 is “L”, the AND gate 72 is validated, so that the output data of the adder 25 is output through the AND gate 72 and the OR gate 71.

但し、キャリーＣが「Ｈ」で且つチョッパコンパレータ９の出力が「Ｌ」、又は、ボローＢが「Ｈ」且つチョッパコンパレータ９の出力が「Ｈ」のときには、ＯＲゲート４６の出力が「Ｈ」になる。したがって、２つのＡＮＤゲート４３、４４が共に無効化される。他方、ＯＲゲート４７を通じて選択回路７０のＡＮＤゲート７５が有効化されるため、この場合、Ｄ／Ａ変換制御レジスタ２７の保持値がＡＮＤゲート７５及びＯＲゲート７１を通じて出力される。 However, when the carry C is “H” and the output of the chopper comparator 9 is “L”, or the borrow B is “H” and the output of the chopper comparator 9 is “H”, the output of the OR gate 46 is “H”. become. Therefore, both the two AND gates 43 and 44 are invalidated. On the other hand, since the AND gate 75 of the selection circuit 70 is validated through the OR gate 47, the value held in the D / A conversion control register 27 is output through the AND gate 75 and the OR gate 71 in this case.

また、このマルチプレクサ２４は、信号ＥＮ２が「Ｈ」のときには、チョッパコンパレータ９の出力に応じて、減算器２６のデータ、又は、Ｄ／Ａ変換制御レジスタ２７の保持値を選択出力する。例えば、チョッパコンパレータ９の出力が「Ｈ」のときには、ＡＮＤゲート４３、７３が有効化されるため、減算器２６の出力データがＡＮＤゲート７３及びＯＲゲート７１を通じて出力される。また、チョッパコンパレータ９の出力が「Ｌ」のときには、ＡＮＤゲート４５及びＯＲゲート４７の出力が「Ｈ」になるため、Ｄ／Ａ変換制御レジスタ２７の保持値が選択回路７０のＡＮＤゲート７５及びＯＲゲート７１を通じて出力される。 Further, the multiplexer 24 selects and outputs the data of the subtractor 26 or the held value of the D / A conversion control register 27 according to the output of the chopper comparator 9 when the signal EN2 is “H”. For example, when the output of the chopper comparator 9 is “H”, the AND gates 43 and 73 are validated, so that the output data of the subtractor 26 is output through the AND gate 73 and the OR gate 71. Further, when the output of the chopper comparator 9 is “L”, the outputs of the AND gate 45 and the OR gate 47 become “H”, so that the held value of the D / A conversion control register 27 is the AND gate 75 of the selection circuit 70 and It is output through the OR gate 71.

図１０はＤ／Ａ変換制御レジスタ２７の構成例を示す。Ｄ／Ａ変換制御レジスタ２７は、イネーブル端子付きラッチ５２〜５７をｎビット分（ここではｎ＝６ビット分）組み合わせた構成となっている。このＤ／Ａ変換制御レジスタ２７は、イネーブル信号ＥＮ１を各ラッチ５２〜５７のイネーブル端子ＥＮに入力すると共に、リセット信号／ＲＳＢを各ラッチ５２〜５７に入力して構成されている。 FIG. 10 shows a configuration example of the D / A conversion control register 27. The D / A conversion control register 27 is configured by combining latches 52 to 57 with enable terminals for n bits (here, n = 6 bits). The D / A conversion control register 27 is configured by inputting an enable signal EN1 to the enable terminals EN of the latches 52 to 57 and inputting a reset signal / RSB to the latches 52 to 57.

この図１０に示すラッチ５２〜５７の等価回路は、それぞれ図７（Ｃ）に示すＤフリップフロップ３４の電気的構成と同様である。図１１はＡ／Ｄ変換値格納レジスタ２８の構成例を示す。Ａ／Ｄ変換値格納レジスタ２８は、イネーブル端子ＥＮ付きラッチ６１〜６６をｎビット分（ここではｎ＝６ビット分）組み合わせた構成となっている。 The equivalent circuits of the latches 52 to 57 shown in FIG. 10 are the same as the electrical configuration of the D flip-flop 34 shown in FIG. FIG. 11 shows a configuration example of the A / D conversion value storage register 28. The A / D conversion value storage register 28 is configured by combining latches 61 to 66 with an enable terminal EN for n bits (here, n = 6 bits).

このＡ／Ｄ変換値格納レジスタ２８は、イネーブル信号ＥＮ２を各ラッチ６１〜６６のイネーブル端子ＥＮに入力すると共に、リセット信号／ＲＳＢを各ラッチ６１〜６６のリセット端子ＲＢに入力して構成されている。各ラッチ６１〜６６の等価回路は、それぞれ図７（Ｃ）に示すＤフリップフロップ３４の電気的構成と同様である。 The A / D conversion value storage register 28 is configured by inputting the enable signal EN2 to the enable terminals EN of the latches 61 to 66 and inputting the reset signal / RSB to the reset terminals RB of the latches 61 to 66. Yes. An equivalent circuit of each of the latches 61 to 66 is the same as the electrical configuration of the D flip-flop 34 shown in FIG.

上記構成の作用について説明する。
図１２は制御処理の流れをタイミングチャートで示している。制御回路４がＡ／Ｄスタート信号を非２進アルゴリズム実行回路１１に与える。逐次変換部３はクロックＣＬＫを入力すると、このクロックＣＬＫのパルス数に応じて、制御信号生成回路２３中のシフトレジスタ２９のＱ５〜Ｑ１出力を変化させる。制御信号生成回路２３は、図８に示すようにシフトレジスタ２９の出力を（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５）＝（０，０，０，０，０）→（１，０，０，０，０）→（１，１，０，０，０）に順次変化させる。 The operation of the above configuration will be described.
FIG. 12 shows the flow of control processing in a timing chart. The control circuit 4 gives an A / D start signal to the non-binary algorithm execution circuit 11. When receiving the clock CLK, the successive conversion unit 3 changes the outputs Q5 to Q1 of the shift register 29 in the control signal generation circuit 23 according to the number of pulses of the clock CLK. As shown in FIG. 8, the control signal generation circuit 23 outputs the output of the shift register 29 as (Q1, Q2, Q3, Q4, Q5) = (0, 0, 0, 0, 0) → (1, 0, 0, 0, 0) → (1, 1, 0, 0, 0).

状態が「３」に移行すると、スイッチＳＷｂ、ＳＷａ、ＳＷｓｍｐを順次「Ｌ」に変化させる。図７（Ｂ）に示す遅延回路３７、３９が遅延処理することで、スイッチＳＷｂ→ＳＷａ→ＳＷｓｍｐの順に僅かな時間Δｔだけ遅れながらオフする。 When the state shifts to “3”, the switches SWb, SWa, and SWsmp are sequentially changed to “L”. The delay circuits 37 and 39 shown in FIG. 7B perform delay processing, so that the delay circuits 37 and 39 are turned off with a slight delay Δt in the order of the switches SWb → SWa → SWsmp.

他方、状態が「３」に遷移すると、信号ＳＥＬＦが「Ｈ」に遷移する。非２進アルゴリズム実行回路１１は、マルチプレクサ２４によりフラッシュＡ／Ｄ変換器２の変換値を選択出力する。 On the other hand, when the state transitions to “3”, the signal SELF transitions to “H”. The non-binary algorithm execution circuit 11 selectively outputs the conversion value of the flash A / D converter 2 by the multiplexer 24.

その後、状態が「４」→「５」→「６」→「７」→「８」→…と変化するが、このときマルチプレクサ２４が、クロックＣＬＫの立上り入力タイミングで逐次変換された加算器２５の出力データ、又は、減算器２６の出力データを選択出力する。逐次変換部３がクロックＣＬＫのパルス入力に応じてｎ−ｘ＋α（α＝２＞０）回Ａ／Ｄ変換処理する。 After that, the state changes from “4” → “5” → “6” → “7” → “8” →... At this time, the multiplexer 24 sequentially converts the adder 25 at the rising input timing of the clock CLK. Or the output data of the subtractor 26 is selectively output. The successive conversion unit 3 performs A / D conversion processing n−x + α (α = 2> 0) times according to the pulse input of the clock CLK.

図１３は６ビットＡ／Ｄ変換装置の量子化誤差の許容範囲を示す。図１３に示す比較ステップ１〜３の上位３ビットは、フラッシュＡ／Ｄ変換器２がＡ／Ｄ変換処理することで得られる値となっている。逐次変換部３は入力電圧Ｖｉｎを入力したとしても容量アレイＣ１〜Ｃn+1に充電されるまで時間を要する。この所要時間は容量アレイＣ１〜Ｃn+1とＤ／Ａ変換器１０の内部抵抗による所定の時定数に応じて定まる時間となる。 FIG. 13 shows the allowable range of quantization error of the 6-bit A / D converter. The upper 3 bits of the comparison steps 1 to 3 shown in FIG. 13 are values obtained by the A / D conversion processing by the flash A / D converter 2. Even if the successive conversion unit 3 receives the input voltage Vin, it takes time to charge the capacitor arrays C1 to Cn + 1. This required time is determined according to a predetermined time constant due to the capacitance arrays C1 to Cn + 1 and the internal resistance of the D / A converter 10.

このため、本実施形態においては、Ａ／Ｄスタートした直後は回路容量の比較的少ないフラッシュＡ／Ｄ変換器２が上位３ビット分の期間を用いて当該上位３ビットのＡ／Ｄ変換値を算出する。この上位３ビットのＡ／Ｄ変換値は、所定の許容誤差を備えた形態となっているため、この許容誤差を補填するように下位のｎ−ｘ＋αビット分逐次変換処理し、これによりｎビットのＡ／Ｄ変換値を冗長処理して求めている（変換特性Ｘ１参照）。 Therefore, in this embodiment, immediately after the A / D start, the flash A / D converter 2 having a relatively small circuit capacity uses the period of the upper 3 bits to calculate the A / D conversion value of the upper 3 bits. calculate. Since the A / D conversion value of the upper 3 bits has a form with a predetermined allowable error, the lower-order nx + α bits are sequentially converted so as to compensate for this allowable error. A / D conversion values are obtained by redundant processing (see conversion characteristics X1).

図１３に比較ステップに応じた処理結果、許容誤差範囲を示すように、量子化の誤差許容範囲は、フラッシュＡ／Ｄ変換器２が上位３ビットを設定したときに±２ＬＳＢの許容誤差内であれば良い。すると、その後、逐次変換部３が５回逐次比較することで２回冗長比較（図１３では比較ステップ８まで）することで値が担保されたＡ／Ｄ変換結果を取得できる。 As shown in FIG. 13 as a result of processing according to the comparison step and an allowable error range, the quantization error allowable range is within ± 2 LSB allowable error when the flash A / D converter 2 sets the upper 3 bits. I need it. Then, the A / D conversion result in which the value is secured can be acquired by performing the redundant comparison twice (up to the comparison step 8 in FIG. 13) by the successive approximation unit 3 performing the successive comparison five times.

図１２に示すように、逐次変換部３がｎ−ｘ＋αビット分逐次変換処理した後、イネーブル信号ＥＮ２を「Ｈ」として出力することで、ＡＤＥＮＤパルス生成回路３５が次のクロックＣＬＫの立上りタイミングにてＡＤＥＮＤ信号を「Ｈ」とする。これにより、Ａ／Ｄ変換処理を終了する。その後、図１２に示すように、続いてＡ／Ｄスタートすることで即座に次のサンプリング処理に移行できる。図１２に示すように連続的にＡ／Ｄ変換処理することができるが、図１４に示すように一回のみＡ／Ｄ変換処理を行うようにしても良い。 As illustrated in FIG. 12, after the successive conversion unit 3 performs the sequential conversion process for nx + α bits, the enable signal EN <b> 2 is output as “H”, so that the ADEND pulse generation circuit 35 reaches the rising timing of the next clock CLK. The ADEND signal is set to “H”. Thereby, the A / D conversion process is terminated. Thereafter, as shown in FIG. 12, the next sampling process can be immediately performed by performing A / D subsequently. Although the A / D conversion process can be performed continuously as shown in FIG. 12, the A / D conversion process may be performed only once as shown in FIG.

本実施形態によれば、フラッシュＡ／Ｄ変換器２は、アナログ信号をフラッシュＡ／Ｄ変換処理し上位ｘビットを仮決定する。他方、逐次変換部３はサンプリング値をＡ／Ｄ変換するため容量アレイＣ１〜Ｃn+1に電荷を蓄積し逐次比較する。 According to this embodiment, the flash A / D converter 2 performs flash A / D conversion processing on the analog signal and provisionally determines the upper x bits. On the other hand, the successive conversion unit 3 accumulates charges in the capacitor arrays C1 to Cn + 1 and sequentially compares them in order to A / D convert the sampling values.

逐次変換部３内の容量アレイ型Ｄ／Ａ変換器１０はサンプリング値の電荷再分配処理に時間を要するものの、この電荷再分配処理するまでの間に、フラッシュＡ／Ｄ変換器２が上位ｘビットをＡ／Ｄ変換しているため並列処理できる。したがって、逐次変換部３のサンプリング時間を短縮できる。 Although the capacity array type D / A converter 10 in the successive approximation unit 3 requires time for charge redistribution processing of the sampling value, the flash A / D converter 2 is in the upper x until the charge redistribution processing is performed. Since the bits are A / D converted, parallel processing is possible. Accordingly, the sampling time of the successive approximation unit 3 can be shortened.

逐次変換部３は、フラッシュＡ／Ｄ変換器２が上位ｘビットをＡ／Ｄ変換処理した結果を用いて、ｎ−ｘ＋α回逐次変換を繰り返した冗長アルゴリズムを適用して下位ｎ−ｘビットをＡ／Ｄ変換処理するため、Ａ／Ｄ変換値を担保できＡ／Ｄ変換処理をより高精度に処理できる。フラッシュＡ／Ｄ変換器２が、上位ｘビットをＡ／Ｄ変換処理することで短縮された時間を利用し、逐次変換部３が冗長的に逐次変換しているため精度向上を図ることができる。 The successive approximation unit 3 uses the result of the A / D conversion processing of the upper x bits by the flash A / D converter 2 and applies a redundant algorithm in which the sequential conversion is repeated nx + α times, and converts the lower nx bits. Since the A / D conversion process is performed, the A / D conversion value can be secured and the A / D conversion process can be processed with higher accuracy. The flash A / D converter 2 uses the time shortened by performing A / D conversion processing on the upper x bits, and the successive conversion unit 3 performs redundant successive conversion, thereby improving accuracy. .

（第２実施形態）
図１５〜図１７は第２実施形態を示す。本実施形態が前述実施形態と異なるところは、複数の逐次変換部３を備え、フラッシュＡ／Ｄ変換器２が上位ｘビットのＡ／Ｄ変換処理結果を複数の逐次変換部３に与えてＡ／Ｄ変換処理するところにある。また、フラッシュＡ／Ｄ変換器２が上位ｘビットのＡ／Ｄ変換処理結果を複数の逐次変換部３に順次与えることによりＡ／Ｄ変換処理するところにある。 (Second Embodiment)
15 to 17 show a second embodiment. The present embodiment is different from the previous embodiment in that a plurality of successive approximation units 3 are provided, and the flash A / D converter 2 gives the result of A / D conversion processing of higher x bits to the plurality of successive approximation units 3 to / D conversion processing. Further, the flash A / D converter 2 performs A / D conversion processing by sequentially giving the result of A / D conversion processing of upper x bits to a plurality of sequential conversion units 3.

図１５はＡ／Ｄ変換装置１に代わるＡ／Ｄ変換装置１０１を示す。このＡ／Ｄ変換装置１０１は、逐次変換部３ａ、３ｂを２系統設けている。逐次変換部３ａは、サンプルホールド回路８ａ、チョッパコンパレータ９ａ、Ｄ／Ａ変換器１０ａ、及び、非２進アルゴリズム実行回路１１ａを備える。逐次変換部３ｂは、サンプルホールド回路８ｂ、チョッパコンパレータ９ｂ、Ｄ／Ａ変換器１０ｂ、及び、非２進アルゴリズム実行回路１１ｂを備える。 FIG. 15 shows an A / D converter 101 that replaces the A / D converter 1. The A / D conversion apparatus 101 includes two systems of successive conversion units 3a and 3b. The successive approximation unit 3a includes a sample and hold circuit 8a, a chopper comparator 9a, a D / A converter 10a, and a non-binary algorithm execution circuit 11a. The successive approximation unit 3b includes a sample hold circuit 8b, a chopper comparator 9b, a D / A converter 10b, and a non-binary algorithm execution circuit 11b.

また、Ａ／Ｄ変換装置１０１は、これら２系統の逐次変換部３ａ、３ｂを統括して制御する制御回路１０４、及び、２つのスイッチＳＷin、ＳＷoutを備える。これらのスイッチＳＷin、ＳＷoutは、フラッシュＡ／Ｄ変換器２の入力側、出力側にそれぞれ設けられる。制御回路１０４は、フラッシュＡ／Ｄ変換器２の入力側のスイッチＳＷinに制御信号ＭＰＸinを与えることでスイッチＳＷinの接続を切換え、複数の入力電圧ＶinＡ、ＶinＢのうち何れかの入力電圧をフラッシュＡ／Ｄ変換器２に出力する。 The A / D conversion apparatus 101 includes a control circuit 104 that controls the two sequential conversion units 3a and 3b in an integrated manner, and two switches SWin and SWout. These switches SWin and SWout are provided on the input side and output side of the flash A / D converter 2, respectively. The control circuit 104 switches the connection of the switch SWin by giving a control signal MPXin to the switch SWin on the input side of the flash A / D converter 2, and either of the input voltages VinA and VinB is supplied to the flash A. / D converter 2 to output.

また、制御回路１０４は、フラッシュＡ／Ｄ変換器２の出力側のスイッチＳＷoutに制御信号ＭＰＸoutを与えることでスイッチＳＷoutを切換え、２系統の逐次変換部３ａ、３ｂのうち何れかの逐次変換部にフラッシュＡ／Ｄ変換器２のＡ／Ｄ変換結果を出力する。 Further, the control circuit 104 switches the switch SWout by giving a control signal MPXout to the switch SWout on the output side of the flash A / D converter 2, and any one of the two sequential conversion units 3a and 3b. To output the A / D conversion result of the flash A / D converter 2.

逐次変換部３ａ、３ｂ内の非２進アルゴリズム実行回路１１ａ、１１ｂは、それぞれ、フラッシュＡ／Ｄ変換器２から与えられる上位ｘビットを利用して下位ｎ−ｘビットを算出し、Ａ／Ｄ変換値Ａ，Ｂをそれぞれ出力する。 The non-binary algorithm execution circuits 11a and 11b in the successive approximation units 3a and 3b calculate lower nx bits using upper x bits given from the flash A / D converter 2, respectively, and A / D The conversion values A and B are output respectively.

これらのシーケンスは、一方の逐次変換部３（例えば３ａ）のＡ／Ｄ変換処理が終了したことを確認した後に、他方の逐次変換部３（例えば３ｂ）のＡ／Ｄ変換処理を行う方法（図１６参照）、一方の逐次変換部３（例えば３ａ）のＡ／Ｄ変換処理の終了を待機することなく、他方の逐次変換部３（例えば３ｂ）のＡ／Ｄ変換処理を開始する方法（図１７参照）、の２通りが代表的な方法となる。 In these sequences, after confirming that the A / D conversion process of one sequential conversion unit 3 (for example, 3a) is completed, the A / D conversion process of the other sequential conversion unit 3 (for example, 3b) is performed ( 16), a method of starting the A / D conversion process of the other sequential conversion unit 3 (for example, 3b) without waiting for the end of the A / D conversion process of the one sequential conversion unit 3 (for example, 3a) ( A typical method is shown in FIG.

図１６に示す方法を説明する。制御回路１０４は、入力側のスイッチＳＷinを入力電圧ＶinＡ側に切換制御し、フラッシュＡ／Ｄ変換器２に入力電圧ＶinＡを入力させると共に、出力側のスイッチＳＷoutをＡ側の逐次変換部３ａに切換制御し、フラッシュＡ／Ｄ変換器２の出力をＡ側の逐次変換部３ａに切換入力させる。また、制御回路１０４はスイッチＳＷin、ＳＷoutの切換制御タイミングとほぼ同時にＡ／Ｄスタート信号（ＳＴＡＲＴ）をＡ側の逐次変換部３ａに出力する。 The method shown in FIG. 16 will be described. The control circuit 104 switches and controls the input side switch SWin to the input voltage VinA side, causes the flash A / D converter 2 to input the input voltage VinA, and sets the output side switch SWout to the A side sequential conversion unit 3a. The switching control is performed, and the output of the flash A / D converter 2 is switched and input to the A side sequential conversion unit 3a. Further, the control circuit 104 outputs an A / D start signal (START) to the A side sequential conversion unit 3a almost simultaneously with the switching control timing of the switches SWin and SWout.

Ａ側の逐次変換部３ａはＡ／Ｄ変換処理をスタートすると、サンプルホールド回路８ａが入力電圧ＶinＡをサンプルホールドする（図１６中のＳＨａ参照）。この間、フラッシュＡ／Ｄ変換器２は上位ｘビットをＡ／Ｄ変換処理する（図１６中のＦＬ参照）。フラッシュＡ／Ｄ変換器２は変換処理を終了すると逐次変換部３ａに処理結果を渡す。Ａ側の逐次変換部３ａは、この上位ｘビット出力を利用し逐次変換処理する（図１６中のＳＡＲａ参照）。これによりＡ側のＡ／Ｄ変換値Ａを取得できる。Ａ側の逐次変換部３ａは、このＡ／Ｄ変換値Ａを制御回路１０４に出力する（図１６のＡ／ＤＯＵＴ参照）。 When the A side sequential conversion unit 3a starts the A / D conversion process, the sample hold circuit 8a samples and holds the input voltage VinA (see Sha in FIG. 16). During this time, the flash A / D converter 2 performs A / D conversion processing on the upper x bits (see FL in FIG. 16). When the flash A / D converter 2 finishes the conversion process, the flash A / D converter 2 passes the processing result to the sequential conversion unit 3a. The A side sequential conversion unit 3a performs sequential conversion processing using this higher order x bit output (see SARa in FIG. 16). Thereby, the A / D conversion value A on the A side can be acquired. The A side sequential conversion unit 3a outputs the A / D conversion value A to the control circuit 104 (see A / DOUT in FIG. 16).

制御回路１０４は、このＡ／Ｄ変換値Ａが与えられると、入力側のスイッチＳＷinを入力電圧ＶinＢ側に切換制御し、フラッシュＡ／Ｄ変換器２に入力電圧ＶinＢを入力させる。制御回路１０４はこの処理と並行して出力側のスイッチＳＷoutをＢ側の逐次変換部３ｂに切換制御し、フラッシュＡ／Ｄ変換器２の出力をＢ側の逐次変換部３ｂに切換入力させる。また、制御回路１０４はこれらのスイッチＳＷin、ＳＷoutの切換制御タイミングと並行してＡ／Ｄスタート信号をＢ側の逐次変換部３ｂに出力する。 When this A / D conversion value A is given, the control circuit 104 switches the input side switch SWin to the input voltage VinB side and causes the flash A / D converter 2 to input the input voltage VinB. In parallel with this processing, the control circuit 104 controls the output side switch SWout to be switched to the B side sequential conversion unit 3b, and switches the output of the flash A / D converter 2 to the B side sequential conversion unit 3b. Further, the control circuit 104 outputs an A / D start signal to the B-side sequential conversion unit 3b in parallel with the switching control timing of the switches SWin and SWout.

Ｂ側の逐次変換部３ｂはＡ／Ｄ変換処理をスタートするとサンプルホールド回路８ｂにより入力電圧ＶinＢをサンプルホールドする。この間、フラッシュＡ／Ｄ変換器２はＡ／Ｄ変換処理し処理を終了すると逐次変換部３ｂに上位ｘビットの処理結果を渡す。Ｂ側の逐次変換部３ｂは、この上位ｘビット出力を利用し逐次変換処理することでＢ側のＡ／Ｄ変換値Ｂを取得する。 When the A-D conversion process is started, the B-side sequential conversion unit 3b samples and holds the input voltage VinB by the sample-and-hold circuit 8b. During this time, the flash A / D converter 2 performs A / D conversion processing, and when the processing is completed, passes the processing result of the upper x bits to the successive conversion unit 3b. The B-side sequential conversion unit 3b obtains the B-side A / D conversion value B by performing sequential conversion processing using the higher-order x-bit output.

Ｂ側の逐次変換部３ｂは、このＡ／Ｄ変換値Ｂを制御回路１０４に出力する。制御回路１０４は、このＡ／Ｄ変換値Ｂが与えられると、入力側のスイッチＳＷin、出力側のスイッチＳＷoutを再度Ａ側に切換える。これらの動作を繰り返し行うことで、Ａ側、Ｂ側では、入力電圧ＶinＡ、ＶinＢのＡ／Ｄ変換処理を独立して次々に行うことができる。 The B side sequential conversion unit 3 b outputs the A / D conversion value B to the control circuit 104. When this A / D conversion value B is given, the control circuit 104 switches the input side switch SWin and the output side switch SWout to the A side again. By repeating these operations, the A / D conversion processing of the input voltages VinA and VinB can be performed independently one after another on the A side and the B side.

図１７に示す方法を説明する。制御回路１０４は、入力側のスイッチＳＷinを入力電圧ＶinＡ側に切換制御し、入力電圧ＶinＡをフラッシュＡ／Ｄ変換器２に入力させると共に、出力側のスイッチＳＷoutをＡ側の逐次変換部３ａに切換制御し、フラッシュＡ／Ｄ変換器２の出力をＡ側の逐次変換部３ａに切換入力させる。また、制御回路１０４はこれらのスイッチＳＷin、ＳＷoutの切換制御タイミングと並行してＡ／Ｄスタート信号をＡ側の逐次変換部３ａに出力する。 The method shown in FIG. 17 will be described. The control circuit 104 switches and controls the input-side switch SWin to the input voltage VinA side, inputs the input voltage VinA to the flash A / D converter 2, and sets the output-side switch SWout to the A-side sequential conversion unit 3a. The switching control is performed, and the output of the flash A / D converter 2 is switched and input to the A side sequential conversion unit 3a. In addition, the control circuit 104 outputs an A / D start signal to the A side sequential conversion unit 3a in parallel with the switching control timing of the switches SWin and SWout.

Ａ側の逐次変換部３ａはＡ／Ｄ変換処理をスタートするとサンプルホールド回路８ａにより入力電圧ＶinＡをサンプルホールドする（図１７中の期間ＳＨａ参照）。Ａ側のサンプルホールド回路８ａは、入力電圧Ｖinをサンプルホールドするまでの間に内部抵抗及び内部容量の影響に応じて所定の時間を必要とする。この間、フラッシュＡ／Ｄ変換器２は独立してＡ／Ｄ変換処理し上位ｘビットを算出する（図１７中の期間ＦＬ参照）。 When the A-side sequential conversion unit 3a starts the A / D conversion process, the sample hold circuit 8a samples and holds the input voltage VinA (see period Sha in FIG. 17). The A-side sample and hold circuit 8a requires a predetermined time depending on the influence of the internal resistance and the internal capacitance until the input voltage Vin is sampled and held. During this time, the flash A / D converter 2 independently performs A / D conversion processing to calculate the upper x bits (see period FL in FIG. 17).

他方、制御回路１０４は、Ａ側の逐次変換部３ａがＡ／Ｄ変換処理を開始したことをトリガとして、入力側のスイッチＳＷinを入力電圧ＶinＢ側に切換制御し、フラッシュＡ／Ｄ変換器２に入力電圧ＶinＢを入力させる。すると、フラッシュＡ／Ｄ変換器２はＡ／Ｄ変換処理を開始する。また、制御回路１０４はフラッシュＡ／Ｄ変換器２の出力をＢ側の逐次変換部３ｂに入力させるように出力側のスイッチＳＷoutを切換える。また、制御回路１０４はこのスイッチＳＷoutの切換制御タイミングと並行してＡ／Ｄスタート信号をＢ側の逐次変換部３ｂに出力する。 On the other hand, the control circuit 104 controls the switch SWin on the input side to be switched to the input voltage VinB side using the start of the A / D conversion process by the A side sequential conversion unit 3a as a trigger, and the flash A / D converter 2 Is input with the input voltage VinB. Then, the flash A / D converter 2 starts A / D conversion processing. The control circuit 104 switches the output-side switch SWout so that the output of the flash A / D converter 2 is input to the B-side sequential conversion unit 3b. Further, the control circuit 104 outputs an A / D start signal to the B-side sequential conversion unit 3b in parallel with the switching control timing of the switch SWout.

Ｂ側の逐次変換部３ｂは、Ａ／Ｄ変換処理をスタートするとサンプルホールド回路８ｂにより入力電圧ＶinＢをサンプルホールドする（図１７中の期間ＳＨｂ参照）。この間、フラッシュＡ／Ｄ変換器２はＡ／Ｄ変換処理する。すなわち、フラッシュＡ／Ｄ変換器２はＡ側の入力電圧ＶinＡのフラッシュＡ／Ｄ変換処理を終了した後、直ぐにＢ側の入力電圧ＶinＢのフラッシュＡ／Ｄ変換処理を行うことになるため、フラッシュＡ／Ｄ変換器２の機能を時間的に有効活用できる。 When the A / D conversion process is started, the B side successive approximation unit 3b samples and holds the input voltage VinB by the sample and hold circuit 8b (see period SHb in FIG. 17). During this time, the flash A / D converter 2 performs A / D conversion processing. That is, the flash A / D converter 2 immediately performs the flash A / D conversion process for the B side input voltage VinB after the flash A / D conversion process for the A side input voltage VinA is completed. The function of the A / D converter 2 can be effectively used in terms of time.

フラッシュＡ／Ｄ変換器２は、Ａ／Ｄ変換処理を終了するとＢ側の逐次変換部３ｂに上位ｘビットの処理結果を渡す。Ｂ側の逐次変換部３ｂは、この上位ｘビット出力を利用し逐次変換処理することにより入力電圧ＶinＢのＡ／Ｄ変換値Ｂを得る。Ｂ側の逐次変換部３ｂは、この入力電圧ＶinＢのＡ／Ｄ変換値Ｂを制御回路１０４に出力する。 When the flash A / D converter 2 finishes the A / D conversion process, the flash A / D converter 2 passes the upper x bit processing result to the B-side sequential conversion unit 3b. The B side sequential conversion unit 3b obtains an A / D conversion value B of the input voltage VinB by performing a sequential conversion process using this higher order x bit output. The B side sequential conversion unit 3 b outputs the A / D conversion value B of the input voltage VinB to the control circuit 104.

本実施形態によれば、フラッシュＡ／Ｄ変換器２は上位ｘビットのＡ／Ｄ変換処理結果を複数の逐次変換部３ａ、３ｂに与える。このため、フラッシュＡ／Ｄ変換器２を共用しながら２系統のＡ／Ｄ変換処理を行うことができる。これにより、フラッシュＡ／Ｄ変換器２の使用頻度を向上でき、電子回路の使用効率アップを図ることができる。 According to the present embodiment, the flash A / D converter 2 gives the result of A / D conversion processing of upper x bits to the plurality of sequential conversion units 3a and 3b. Therefore, two systems of A / D conversion processing can be performed while sharing the flash A / D converter 2. Thereby, the use frequency of the flash A / D converter 2 can be improved, and the use efficiency of the electronic circuit can be increased.

しかも、図１７に示す処理方法では、フラッシュＡ／Ｄ変換器２が上位ｘビットのＡ／Ｄ変換結果を複数の逐次変換部３ａ、３ｂに順次与え、逐次変換部３ａが逐次変換処理している最中にフラッシュＡ／Ｄ変換部２が上位ｘビットをＡ／Ｄ変換処理している。このような処理を適用すれば、Ａ側の入力電圧ＶinＡのＡ／Ｄ変換処理、及び、Ｂ側の入力電圧ＶinＢを並列してＡ／Ｄ変換処理でき、前述実施形態に比較してさらに高速化できる。 In addition, in the processing method shown in FIG. 17, the flash A / D converter 2 sequentially gives the A / D conversion result of upper x bits to the plurality of sequential conversion units 3a and 3b, and the sequential conversion unit 3a performs the sequential conversion process. In the meantime, the flash A / D converter 2 performs A / D conversion processing on the upper x bits. By applying such processing, A / D conversion processing of the input voltage VinA on the A side and A / D conversion processing of the input voltage VinB on the B side can be performed in parallel, which is faster than the above embodiment. Can be

（第３実施形態）
図１８および図１９は第３実施形態を示す。本実施形態が前述実施形態と異なるところは、サンプルホールド回路８、８ｂ及びチョッパコンパレータ９、９ｂのみ複数系統設け、Ｄ／Ａ変換器１０、非２進アルゴリズム実行回路１１を複数系統で共用化したところにある。 (Third embodiment)
18 and 19 show a third embodiment. This embodiment is different from the above-described embodiment in that a plurality of systems are provided only for the sample hold circuits 8 and 8b and the chopper comparators 9 and 9b, and the D / A converter 10 and the non-binary algorithm execution circuit 11 are shared by a plurality of systems. By the way.

図１８に回路構成を示すように、このＡ／Ｄ変換装置２０１は図１に示す構成に比較してサンプルホールド回路８、８ｂ、及び、チョッパコンパレータ９、９ｂのみ複数系統設けている。 As shown in the circuit configuration of FIG. 18, the A / D conversion apparatus 201 is provided with a plurality of systems of sample hold circuits 8 and 8b and chopper comparators 9 and 9b as compared with the configuration shown in FIG.

この図１８に示すＡ／Ｄ変換装置２０１は、前述実施形態で説明したフラッシュＡ／Ｄ変換器２及び逐次変換部３を備えると共に、サンプルホールド回路８ｂ、チョッパコンパレータ９ｂ、及び、スイッチＳＷinを備える。入力電圧Ｖinは、スイッチＳＷinに与えられると共にフラッシュＡ／Ｄ変換器２に与えられている。 The A / D conversion device 201 shown in FIG. 18 includes the flash A / D converter 2 and the sequential conversion unit 3 described in the above embodiment, and also includes a sample hold circuit 8b, a chopper comparator 9b, and a switch SWin. . The input voltage Vin is supplied to the switch SWin and to the flash A / D converter 2.

スイッチＳＷinは、制御回路２０４の制御信号ＭＰＸに応じて切換えられる回路であり、スイッチＳＷinが切換えられると何れかのサンプルホールド回路８、８ｂに入力電圧Ｖinを出力する。これらのサンプルホールド回路８、８ｂは、それぞれ、入力電圧Ｖinをサンプリングし、このサンプリング電圧をチョッパコンパレータ９、９ｂにそれぞれ出力する。 The switch SWin is a circuit that is switched according to the control signal MPX of the control circuit 204. When the switch SWin is switched, the input voltage Vin is output to one of the sample hold circuits 8 and 8b. These sample hold circuits 8 and 8b respectively sample the input voltage Vin and output the sampling voltage to the chopper comparators 9 and 9b, respectively.

チョッパコンパレータ９、９ｂは、それぞれ、サンプルホールド回路８、８ｂのサンプリング電圧とＤ／Ａ変換器１０の出力アナログ信号電圧とを比較し、この比較結果を非２進アルゴリズム実行回路１１に出力する。ここで、Ｄ／Ａ変換器１０及び非２進アルゴリズム実行回路１１は２系統共用して構成されている。 The chopper comparators 9 and 9b compare the sampling voltages of the sample hold circuits 8 and 8b with the output analog signal voltage of the D / A converter 10, respectively, and output the comparison results to the non-binary algorithm execution circuit 11. Here, the D / A converter 10 and the non-binary algorithm execution circuit 11 are configured to share two systems.

非２進アルゴリズム実行回路１１は複数系統のチョッパコンパレータ９、９ｂを制御することで２系統のチョッパコンパレータ９、９ｂの出力を切換入力し、ｎビットのＡ／Ｄ変換値を出力可能になっている。このｎビットのＡ／Ｄ変換値はＤ／Ａ変換器１０に与えられる。Ｄ／Ａ変換器１０は、ｎビットのデジタル値が与えられると、このデジタル値に応じたアナログ電圧を生成し２系統のチョッパコンパレータ９、９ｂに出力する。 The non-binary algorithm execution circuit 11 switches and inputs the outputs of the two systems of chopper comparators 9 and 9b by controlling the plurality of systems of chopper comparators 9 and 9b, and can output an n-bit A / D conversion value. Yes. The n-bit A / D conversion value is supplied to the D / A converter 10. When an n-bit digital value is given, the D / A converter 10 generates an analog voltage corresponding to the digital value and outputs the analog voltage to the two systems of chopper comparators 9 and 9b.

そして、非２進アルゴリズム実行回路１１は、チョッパコンパレータ９、９ｂを用いてＤ／Ａ変換器１０の出力値とサンプルホールド回路８、８ｂの出力値の差分を０に近付け量子化誤差範囲内に収束したｎビットのＡ／Ｄ変換値を最終結果として出力する。 Then, the non-binary algorithm execution circuit 11 uses the chopper comparators 9 and 9b to bring the difference between the output value of the D / A converter 10 and the output value of the sample hold circuits 8 and 8b closer to 0 and within the quantization error range. The converged n-bit A / D conversion value is output as the final result.

上記構成の作用について図１９を参照しながら説明する。図１９は図１８の構成を適用した場合のＡ／Ｄ変換処理の流れを示す。制御回路２０４は、入力側のスイッチＳＷinをＡ側のサンプルホールド回路８に切換制御し、入力電圧ＶinをＡ側のサンプルホールド回路８に入力させる。また、制御回路２０４はスイッチＳＷinの切換制御タイミングに並行してＡ／Ｄスタート信号を非２進アルゴリズム実行回路１１に出力する。 The operation of the above configuration will be described with reference to FIG. FIG. 19 shows the flow of A / D conversion processing when the configuration of FIG. 18 is applied. The control circuit 204 switches and controls the input-side switch SWin to the A-side sample and hold circuit 8 so that the input voltage Vin is input to the A-side sample and hold circuit 8. The control circuit 204 outputs an A / D start signal to the non-binary algorithm execution circuit 11 in parallel with the switching control timing of the switch SWin.

Ａ側のサンプルホールド回路８は入力電圧Ｖinをサンプルホールドする（図１９の期間ＳＨａ参照）。Ａ側のサンプルホールド回路８は入力電圧Ｖinをサンプルホールド完了するまでの間に内部抵抗及び内部容量による時定数の影響から所定時間を必要とする。この間、フラッシュＡ／Ｄ変換器２は独立してＡ／Ｄ変換処理し上位ｘビットを求める（図１９の期間ＦＬ参照）。 The sample-and-hold circuit 8 on the A side samples and holds the input voltage Vin (see period Sha in FIG. 19). The sample-and-hold circuit 8 on the A side requires a predetermined time from the influence of the time constant due to the internal resistance and the internal capacitance until the input voltage Vin is completely sample-held. During this time, the flash A / D converter 2 independently performs A / D conversion processing to obtain upper x bits (see period FL in FIG. 19).

フラッシュＡ／Ｄ変換器２は、入力電圧ＶinのＡ／Ｄ変換処理を終了すると非２進アルゴリズム実行回路１１に上位ｘビットのＡ／Ｄ変換結果を出力する。すると、非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０は上位ｘビットのＡ／Ｄ変換結果を利用し逐次変換処理することで下位ｎ−ｘビットのデジタル値を求める（図１９の期間ＳＡＲａ参照）。 When the flash A / D converter 2 finishes the A / D conversion processing of the input voltage Vin, the flash A / D converter 2 outputs an A / D conversion result of upper x bits to the non-binary algorithm execution circuit 11. Then, the non-binary algorithm execution circuit 11 and the D / A converter 10 obtain a digital value of lower nx bits by sequentially converting using the upper x bit A / D conversion result (period in FIG. 19). See SARa).

非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０がこのＡ／Ｄ変換処理を行っている最中に、制御回路２０４は入力側のスイッチＳＷinをＢ側のサンプルホールド回路８ｂに切換制御し、入力電圧ＶinをＢ側のサンプルホールド回路８ｂに入力させる。 While the non-binary algorithm execution circuit 11 and the D / A converter 10 are performing this A / D conversion process, the control circuit 204 controls the input side switch SWin to be switched to the B side sample hold circuit 8b. The input voltage Vin is input to the B-side sample hold circuit 8b.

Ｂ側のサンプルホールド回路８ｂは入力電圧Ｖinをサンプルホールドする（図１９の期間ＳＨｂ参照）。Ｂ側のサンプルホールド回路８ｂもまた入力電圧Ｖinをサンプルホールドするまでの間に内部抵抗及び内部容量の影響から所定の時間を必要とするが、この電圧のサンプルホールド所要時間は、Ａ側のサンプルホールド回路８のホールド電圧を逐次変換終了するまでの時間より短い。 The sample hold circuit 8b on the B side samples and holds the input voltage Vin (see period SHb in FIG. 19). The sample hold circuit 8b on the B side also requires a predetermined time from the influence of the internal resistance and the internal capacitance until the input voltage Vin is sampled and held. The hold voltage of the hold circuit 8 is shorter than the time until the end of the successive conversion.

そこで、非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０がＡ側のサンプルホールド回路８の下位ｎ−ｘビットのＡ／Ｄ変換値を求めるまでの間、Ｂ側のＡ／Ｄ変換処理を開始しない。この間、Ｂ側のサンプルホールド回路９ｂは入力電圧Ｖinのサンプリング電圧を保持し続ける。 Therefore, until the non-binary algorithm execution circuit 11 and the D / A converter 10 obtain the A / D conversion value of the lower nx bits of the A side sample hold circuit 8, the B side A / D conversion process is performed. Do not start. During this time, the B-side sample and hold circuit 9b continues to hold the sampling voltage of the input voltage Vin.

非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０がＡ側のＡ／Ｄ変換処理を終了すると、この処理結果を出力するが（Ａ／ＤＯＵＴ）、このとき制御回路２０４がフラッシュＡ／Ｄ変換器２に制御信号ＣＴＬを送信しフラッシュＡ／Ｄ変換器２がＢ側のサンプルホールド回路９ｂのホールド電圧のＡ／Ｄ変換処理を開始する（図１９の期間ＦＬ参照）。そしてフラッシュＡ／Ｄ変換器２は、Ａ／Ｄ変換処理を終了すると非２進アルゴリズム実行回路１１に上位ｘビットの処理結果を渡す。 When the non-binary algorithm execution circuit 11 and the D / A converter 10 finish the A-side A / D conversion processing, the processing result is output (A / DOUT). The control signal CTL is transmitted to the converter 2, and the flash A / D converter 2 starts A / D conversion processing of the hold voltage of the B-side sample hold circuit 9b (see period FL in FIG. 19). Then, when the A / D conversion process is completed, the flash A / D converter 2 passes the upper x bit processing result to the non-binary algorithm execution circuit 11.

非２進アルゴリズム実行回路１１は、Ａ側、Ｂ側のそれぞれのチョッパコンパレータ９、９ｂに制御信号を与えることで、Ｂ側のサンプルホールド回路９ｂのホールド電圧を逐次Ａ／Ｄ変換対象とする。すると、非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０がＢ側のサンプルホールド回路８ｂのホールド電圧を逐次変換処理できる（図１９の期間ＳＡＲｂ）。 The non-binary algorithm execution circuit 11 applies the control signal to the chopper comparators 9 and 9b on the A side and B side, respectively, so that the hold voltage of the sample and hold circuit 9b on the B side is sequentially subjected to A / D conversion. Then, the non-binary algorithm execution circuit 11 and the D / A converter 10 can sequentially convert the hold voltage of the B-side sample hold circuit 8b (period SARb in FIG. 19).

その後、これらの非２進アルゴリズム実行回路１１およびＤ／Ａ変換器１０がＢ側のサンプルホールド回路８ｂのホールド電圧を逐次変換処理している最中、Ａ側のサンプルホールド回路８のサンプリングを開始することもできる（図１９の期間ＳＨａ参照）。この後の動作は前述の動作の繰り返しとなる。このように、Ａ側とＢ側との２系統の処理回路を用いてＡ／Ｄ変換を繰り返すことができる。 After that, while the non-binary algorithm execution circuit 11 and the D / A converter 10 are sequentially converting the hold voltage of the B side sample hold circuit 8b, sampling of the A side sample hold circuit 8 is started. It is also possible (see period Sha in FIG. 19). The subsequent operation is a repetition of the above-described operation. In this manner, A / D conversion can be repeated using two processing circuits on the A side and the B side.

本実施形態によれば、サンプルホールド回路８、８ｂ及びチョッパコンパレータ９、９ｂを２系統設けると共に、非２進アルゴリズム実行回路１１及びＤ／Ａ変換器１０を複数系統で共用している。また、フラッシュＡ／Ｄ変換器２が、Ａ側のサンプルホールド回路８のホールド電圧のＡ／Ｄ変換処理を終了した直後から、Ｂ側のサンプルホールド回路８ｂがサンプリング処理を開始する。このため、Ｂ側のサンプリングホールド回路８ｂがサンプリング処理する時間を長期化でき、次の逐次変換処理に事前に備えることができる。 According to the present embodiment, two systems of sample and hold circuits 8 and 8b and chopper comparators 9 and 9b are provided, and the non-binary algorithm execution circuit 11 and the D / A converter 10 are shared by a plurality of systems. Also, immediately after the flash A / D converter 2 finishes the A / D conversion processing of the hold voltage of the A side sample hold circuit 8, the B side sample hold circuit 8b starts the sampling processing. For this reason, it is possible to lengthen the time for the B-side sampling and holding circuit 8b to perform the sampling process, and to prepare for the next successive conversion process in advance.

（第４実施形態）
図２０〜図２１は第４実施形態を示す。本実施形態が前述実施形態と異なるところは、フラッシュＡ／Ｄ変換器２がＡ／Ｄ変換処理とは異なる他の比較処理を行うコンパレータを当該他の比較処理で使用されていないときに利用し、フラッシュＡ／Ｄ変換処理するところにある。 (Fourth embodiment)
20 to 21 show a fourth embodiment. The difference between this embodiment and the previous embodiment is that the flash A / D converter 2 is used when a comparator that performs another comparison process different from the A / D conversion process is not used in the other comparison process. The flash A / D conversion process is in place.

図２０に示すように、フラッシュＡ／Ｄ変換器２は、コンパレータ６を２^ｎ−１個備えているが、これらのコンパレータ６の入力側には切換スイッチＫＷ１がそれぞれ設けられる。これらの切換スイッチＫＷ１は、制御回路３０４から与えられる制御信号ＣＬ１に応じて、コンパレータ６への入力電圧を切換可能になっている。 As shown in FIG. 20, the flash A / D converter 2 includes 2 ⁿ⁻¹ comparators 6, and a selector switch KW <b> 1 is provided on the input side of these comparators 6. These changeover switches KW1 can switch the input voltage to the comparator 6 in accordance with a control signal CL1 supplied from the control circuit 304.

例えば、これらの切換スイッチＫＷ１は、制御回路３０４の制御信号ＣＬ１に応じて、抵抗ラダー回路５の分圧電圧と、所定の正の参照電圧ＶrefPと、所定の負の参照電圧ＶrefNとを切換え、何れかの電圧をコンパレータ６の比較対象電圧として入力させる。 For example, these change-over switches KW1 switch the divided voltage of the resistance ladder circuit 5, the predetermined positive reference voltage VrefP, and the predetermined negative reference voltage VrefN according to the control signal CL1 of the control circuit 304, Any voltage is input as a comparison target voltage of the comparator 6.

フラッシュＡ／Ｄ変換器２の前段には機能切換スイッチＫＷ２が設けられている。この機能切換スイッチＫＷ２は、フラッシュＡ／Ｄ変換器２の内部のコンパレータ６を、フラッシュＡ／Ｄ変換器２の構成として使用するか、それとも車両用の他用途の機能として使用するか、を選択するために設けられるスイッチである。 A function changeover switch KW2 is provided in the preceding stage of the flash A / D converter 2. This function selector switch KW2 selects whether the comparator 6 in the flash A / D converter 2 is used as a configuration of the flash A / D converter 2 or as a function for other purposes for the vehicle. It is a switch provided to do.

機能切換スイッチＫＷ２は、制御回路３０４の制御信号ＣＬ２に応じて入力電圧Ｖinをコンパレータ６に与えるか、ポートＰＡ＊、ＰＢ＊のデータをコンパレータ６に与えるか、を選択切換する。ここでポートＰＡ＊はパラレル入力−パラレル出力ポートを示し、ポートＰＢ＊はパラレル／シリアル入力−シリアル出力ポートを示す。 The function changeover switch KW2 selectively switches whether the input voltage Vin is supplied to the comparator 6 or the data of the ports PA * and PB * is supplied to the comparator 6 according to the control signal CL2 of the control circuit 304. Here, port PA * indicates a parallel input-parallel output port, and port PB * indicates a parallel / serial input-serial output port.

図２１は動作をタイミングチャートによって示している。通常、機能切換スイッチＫＷ２は、制御回路３０４の制御信号ＣＬ２に応じて各ポートＰＡ＊、ＰＡ＊、ＰＢ＊側に切換えられている。そして、フラッシュＡ／Ｄ変換器２内の切換スイッチＫＷ１は、制御回路３０４の制御信号ＣＬ１に応じて参照電圧ＶrefP、ＶrefNの何れかの側の端子に切換えられている。すると、コンパレータ６は、ポートＰＡ＊、ＰＢ＊の出力電圧を参照電圧ＶrefP又はＶrefNと比較し波形整形して出力できる（図２１のＰＡ＊動作中、ＰＢ＊動作中を参照）。 FIG. 21 shows the operation by a timing chart. Usually, the function selector switch KW2 is switched to each port PA *, PA *, PB * side in accordance with the control signal CL2 of the control circuit 304. The changeover switch KW1 in the flash A / D converter 2 is switched to the terminal on either side of the reference voltages VrefP and VrefN according to the control signal CL1 of the control circuit 304. Then, the comparator 6 can compare the output voltage of the ports PA * and PB * with the reference voltage VrefP or VrefN and shape the waveform (see the PA * operation and the PB * operation in FIG. 21).

しかし、フラッシュＡ／Ｄ変換器２はその内部のコンパレータ６が未使用となる期間がある（図２１の期間Ｚ参照）。このコンパレータ６の未使用期間Ｚにおいて、機能切換スイッチＫＷ２は、制御回路３０４の制御信号ＣＬ２に応じて入力電圧Ｖinをコンパレータ６に入力させるように切換えられる。そして、フラッシュＡ／Ｄ変換器２は、その機能切換スイッチＫＷ２が制御回路３０４の制御信号ＣＬ１に応じて抵抗ラダー回路５側に切換えられる。すると、図１に示す回路構成と同様の回路構成となり、このコンパレータ６の未使用期間Ｚでは、フラッシュＡ／Ｄ変換器２がＡ／Ｄ変換処理することで上位ｘビットを変換出力できる（図２１の期間ＦＬ参照）。逐次変換部３はこの期間Ｚに合わせてサンプルホールド回路８によりサンプルホールドし（図２１の期間ＳＨ参照）、その後、逐次変換処理することで前述実施形態に示したＡ／Ｄ変換処理を実現できる。 However, the flash A / D converter 2 has a period in which the internal comparator 6 is not used (see period Z in FIG. 21). During the unused period Z of the comparator 6, the function selector switch KW 2 is switched so that the input voltage Vin is input to the comparator 6 in accordance with the control signal CL 2 of the control circuit 304. In the flash A / D converter 2, the function changeover switch KW2 is switched to the resistance ladder circuit 5 side in accordance with the control signal CL1 of the control circuit 304. Then, the circuit configuration is the same as the circuit configuration shown in FIG. 1, and in the unused period Z of the comparator 6, the flash A / D converter 2 performs A / D conversion processing to convert and output the upper x bits (FIG. 1). 21 period FL). The successive conversion unit 3 performs sample holding by the sample and hold circuit 8 in accordance with the period Z (see period SH in FIG. 21), and then performs successive conversion processing to realize the A / D conversion processing described in the above embodiment. .

なお、逐次変換部３がサンプルホールド回路８のホールド電圧を逐次変換している最中には、フラッシュＡ／Ｄ変換器２はコンパレータ６を使用しないため、コンパレータ６を通常の処理に戻すことができる（図２１のＰＡ＊動作中、ＰＢ＊動作中を参照）。 While the successive conversion unit 3 is sequentially converting the hold voltage of the sample and hold circuit 8, the flash A / D converter 2 does not use the comparator 6, and therefore the comparator 6 can be returned to normal processing. Yes (see PA * operation and PB * operation in FIG. 21).

本実施形態によれば、フラッシュＡ／Ｄ変換器２は、その内部のコンパレータ６が他の比較処理（例えばポートＰＡ＊、ＰＢ＊のデータ波形整形処理）を行わないときにＡ／Ｄ変換処理する。このため、他の車両用途に用いたコンパレータ６を共用してフラッシュＡ／Ｄ変換器２を構成できる。しかも、コンパレータ６の使用頻度を増やすことができ回路の使用効率を向上できる。 According to the present embodiment, the flash A / D converter 2 is configured to perform A / D conversion processing when the internal comparator 6 does not perform other comparison processing (for example, data waveform shaping processing of ports PA * and PB *). To do. For this reason, the flash A / D converter 2 can be configured by sharing the comparator 6 used for other vehicle applications. In addition, the frequency of use of the comparator 6 can be increased, and the use efficiency of the circuit can be improved.

（他の実施形態）
本発明は、前述した実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
第２〜第４実施形態では、それぞれ２系統のＡ／Ｄ変換処理機能を備えた例を示したが、３系統以上備えていても良い。第１実施形態においては、サンプルホールド回路８およびＤ／Ａ変換器１０は図２〜図４に示すように一体に構成されているが、これらのサンプルホールド回路８、Ｄ／Ａ変換器１０はそれぞれ一般的な回路構成を用いても良い。 (Other embodiments)
The present invention is not limited to the above-described embodiments, and for example, the following modifications or expansions are possible.
In 2nd-4th embodiment, although the example provided with the A / D conversion processing function of 2 systems each was shown, you may provide 3 systems or more. In the first embodiment, the sample hold circuit 8 and the D / A converter 10 are integrally configured as shown in FIGS. 2 to 4, but the sample hold circuit 8 and the D / A converter 10 are A general circuit configuration may be used for each.

図面中、１はＡ／Ｄ変換装置、２はフラッシュＡ／Ｄ変換器（フラッシュＡ／Ｄ変換部）、３，３ａ，３ｂは逐次変換部、６はコンパレータ、８，８ａ，８ｂはサンプルホールド回路、１０，１０ａ，１０ｂはＤ／Ａ変換器（Ｄ／Ａ変換部）、を示す。 In the drawings, 1 is an A / D converter, 2 is a flash A / D converter (flash A / D converter), 3, 3a and 3b are sequential converters, 6 is a comparator, and 8 and 8a and 8b are sample and hold. Circuits 10, 10a, and 10b indicate D / A converters (D / A conversion units).

Claims

An A / D converter (1) that samples an analog signal and performs A / D conversion processing on n-bit (n> 1) digital data,
A flash A / D conversion section (2) for performing flash A / D conversion processing on an analog signal and determining upper x bits (n>x>0);
A sequential conversion unit (3, 3a, 3b) for performing A / D conversion processing by sequentially comparing the sampling value obtained by sampling the analog signal with the analog output value of the capacitance array type D / A conversion unit (10) ,
The successive approximation unit (3, 3a, 3b) performs sequential conversion n−x + α (α> 0) times using the result of the A / D conversion processing of the upper x bits by the flash A / D conversion unit (2). An A / D conversion apparatus that applies an iterative redundancy algorithm to perform A / D conversion processing on the lower nx bits.

The A / D conversion device according to claim 1,
A plurality of the successive conversion units (3a, 3b) are provided,
The flash A / D conversion unit (2) gives an A / D conversion processing result of upper x bits to the plurality of sequential conversion units (3a, 3b),
The A / D conversion apparatus characterized in that the plurality of successive conversion units (3a, 3b) independently A / D-convert the lower-order nx bits.

The A / D conversion device according to claim 1 or 2,
The successive approximation converter (3, 3a) includes a first sample hold circuit (8, 8a),
A second sample hold circuit (8b) separate from the first sample hold circuit (8, 8a);
The flash A / D conversion unit (2) gives the result of A / D conversion processing of upper x bits to the sequential conversion unit (3, 3a),
While the successive conversion section (3, 3a) is sequentially converting the hold voltage of the first sample hold circuit (8, 8a), the second sample hold circuit (8b) performs sample hold processing. A feature A / D converter.

In the A / D conversion device according to any one of claims 1 to 3,
A comparator (6) that is provided for a vehicle and performs another comparison process different from the A / D conversion process;
The flash A / D conversion section (2) performs flash A / D conversion processing using the comparator (6) when the comparator (6) does not perform other comparison processing. D converter.