WO2010074601A1 - Dynamic-type parallel analog-digital converter - Google Patents

Dynamic-type parallel analog-digital converter Download PDF

Info

Publication number
WO2010074601A1
WO2010074601A1 PCT/RU2009/000633 RU2009000633W WO2010074601A1 WO 2010074601 A1 WO2010074601 A1 WO 2010074601A1 RU 2009000633 W RU2009000633 W RU 2009000633W WO 2010074601 A1 WO2010074601 A1 WO 2010074601A1
Authority
WO
WIPO (PCT)
Prior art keywords
comparator
output
comparators
voltage
inputs
Prior art date
Application number
PCT/RU2009/000633
Other languages
French (fr)
Russian (ru)
Inventor
Вячеслав Васильевич КОРКИН
Ольга Вячеславовна АНДРЕЕВА
Original Assignee
Korkin Vyacheslav Vasil Evich
Andreeva Ol Ga Vyacheslavovna
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Korkin Vyacheslav Vasil Evich, Andreeva Ol Ga Vyacheslavovna filed Critical Korkin Vyacheslav Vasil Evich
Publication of WO2010074601A1 publication Critical patent/WO2010074601A1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/42—Sequential comparisons in series-connected stages with no change in value of analogue signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/808—Simultaneous conversion using weighted impedances using resistors

Abstract

Dynamic-type parallel analog-digital converters relate to the field of electronic radio technology associated with the digital processing of analog signals. Two variants of dynamic formation of an output code are employed in converters, making it possible to limit the number of comparators by the number of bits of an output binary code. In the first variant in the converters an input voltage is compared in comparators, connected in parallel, to a dynamic system of reference voltages that track the state of the digital outputs of the device. In the second conversion variant a constant reference voltage applied to similar inputs of a group of comparators is compared to the voltages being converted, which are obtained by linear conversions of the input voltage by the output binary code.

Description

Параллельный аналого-цифровой преобразователь динамического типа. Parallel analog-to-digital converter of dynamic type.
Изобретение относится к области электрорадиотехники связанной с цифровой обработкой аналоговых сигналов.The invention relates to the field of electrical engineering related to the digital processing of analog signals.
При параллельном аналого-цифровом преобразовании [1] входное напряжение подается на одноименные входы группы компараторов и приводится к унитарному коду одновременным сравнением с N эквидистантными опорными напряжениями, подаваемыми на вторые входы компараторов. В зависимости от текущего значения входного напряжения на шкале уровней квантования определяется состояние выходов компараторов, которое преобразуется логической схемой в п-разрядный двоичный код. Отличительной особенностью данного способа является то, что набор уровней квантования, создаваемый обычно резистивным делителем, является статическим, а разрядность п выходного двоичного кода связана с количеством уровней квантования соотношением N = T - I. Поскольку точность преобразования зависит от количества опорных уровней, разбивающих диапазон изменения входного напряжения, и, следовательно, от количества компараторов, то при обеспечении достаточного качества аппаратурные затраты преобразования велики.In parallel analog-to-digital conversion [1], the input voltage is applied to the inputs of the comparator group of the same name and is brought to the unitary code by simultaneous comparison with N equidistant reference voltages supplied to the second inputs of the comparators. Depending on the current value of the input voltage on the scale of quantization levels, the state of the outputs of the comparators is determined, which is converted by a logic circuit into a n-bit binary code. A distinctive feature of this method is that the set of quantization levels created by the usually resistive divider is static, and the bit depth n of the output binary code is related to the number of quantization levels by the ratio N = T - I. Since the conversion accuracy depends on the number of reference levels dividing the range of variation input voltage, and, consequently, on the number of comparators, while ensuring sufficient quality, the hardware conversion costs are high.
Известен аналого-цифровой преобразователь [2], в котором входное напряжение непосредственно представляется на выходах инверторов в параллельном двоичном коде, а количество инверторов п равно разрядности двоичного кода. Инверторы осуществляют сравнение анализируемого напряжения с порогом срабатывания, равным половине напряжения питания. Анализируемое напряжение для некоторого выбранного инвертора формируется из входного напряжения с помощью матрицы двоично-взвешенных резисторов, входы которой подключаются к выходам соответствующих инверторов, имеющих разрядность выше разрядности выбранного компаратора. Эти напряжения, подаваемые на входы инверторов, являются динамически изменяющимися смещениями входного сигнала, зависящими от состояний цифровых выходов преобразователя. Количество квантованных смещений для всего диапазона изменения входного сигнала равно N = 2" - 1. Эти признаки позволяют отнести данное устройство к параллельным аналого- цифровым преобразователям, в которых осуществляется динамическое квантование входного сигнала. Недостатком этого устройства является привязка опорного напряжения к напряжению питания устройства, а также определенные требования к свойствам инверторов. Целью изобретения является уменьшение аппаратурных затрат в параллельных статических АЦП путем осуществления динамического квантования опорных уровней, а также возможность регулирования диапазона изменения входного сигнала в параллельных АЦП с динамическим смещением входного сигнала.Known analog-to-digital Converter [2], in which the input voltage is directly represented at the outputs of the inverters in parallel binary code, and the number of inverters n is equal to the bit depth of the binary code. Inverters compare the analyzed voltage with a threshold that is equal to half the supply voltage. The analyzed voltage for a selected inverter is formed from the input voltage using a matrix of binary-weighted resistors, the inputs of which are connected to the outputs of the corresponding inverters having a capacity higher than the selected comparator. These voltages supplied to the inputs of the inverters are dynamically changing biases of the input signal, depending on the state of the digital outputs of the converter. The number of quantized offsets for the entire range of the input signal is N = 2 "- 1. These signs make it possible to attribute this device to parallel analog-to-digital converters in which dynamic quantization of the input signal is performed. The disadvantage of this device is the reference voltage is connected to the supply voltage of the device, as well as certain requirements for the properties of inverters. The aim of the invention is to reduce hardware costs in parallel static ADCs by performing dynamic quantization of reference levels, as well as the ability to control the range of variation of the input signal in parallel ADCs with dynamic displacement of the input signal.
Технический результат достигается тем, что в параллельный аналого-цифровой преобразователь, содержащий источник опорного напряжения и группу компараторов, количество которых п равно разрядности двоичного кода, представляющего преобразуемое аналоговое напряжение в цифровом виде, упорядоченных по порядку номеров разрядов двоичного кода так, что некоторый λ>ый компаратор создает A:-ый разряд выходного кода, первые одноименные входы компараторов соединены и на них подается напряжение входного сигнала, вводится группа цифро-аналоговых преобразователей, количество которых равно количеству компараторов, опорные входы которых соединяются с источником опорного напряжения; выход первого цифро-аналогового преобразователя подключается ко второму входу компаратора младшего разряда, а выход каждого последующего цифро-аналогового преобразователя подключается ко второму входу компаратора вышеследующего разряда; количество входов цифро-аналогового преобразователя, подключенного к компаратору с к-ым порядковым номером, равно разности между количеством разрядов преобразователя и порядковым номером компаратора; цифровой вход старшего разряда цифро-аналогового преобразователя с к-ым порядковым номером соединяется с выходом компаратора старшего разряда, каждый последующий вход A>oгo цифро-аналогового преобразователя соединяется с выходом последующего компаратора, а цифровые входы младших значащих разрядов цифро- аналоговых преобразователей соединяются и на них подается значение логической единицы, цифро-аналоговый преобразователь компаратора старшего разряда вырождается в делитель опорного напряжения с коэффициентом деления на два.The technical result is achieved by the fact that a parallel analog-to-digital converter containing a reference voltage source and a group of comparators, the number of which n is equal to the bit depth of the binary code representing the converted analog voltage in digital form, is ordered in order of the bit numbers of the binary code so that some λ> The second comparator creates the A: th digit of the output code, the first inputs of the same name comparators are connected and the voltage of the input signal is applied to them, a group of digital-analog eobrazovateli, the number of which is equal to the number of comparators, the reference inputs of which are connected to a source of reference voltage; the output of the first digital-to-analog converter is connected to the second input of the low-order comparator, and the output of each subsequent digital-to-analog converter is connected to the second input of the comparator of the next category; the number of inputs of the digital-to-analog converter connected to the comparator with the k-th serial number is equal to the difference between the number of bits of the converter and the serial number of the comparator; the digital input of the high-order digit of the digital-to-analog converter with the kth serial number is connected to the output of the comparator of the highest digit, each subsequent input A> of the digital-to-analog converter is connected to the output of the subsequent comparator, and the digital inputs of the least significant bits of the digital-to-analog converters are connected to they are given the value of a logical unit, the digital-to-analog converter of the senior discharge comparator degenerates into a reference voltage divider with a division factor by two.
Технический результат достигается тем, что параллельный аналого-цифровой преобразователь динамического типа, содержащий источник опорного напряжения и группу компараторов, количество п которых равно разрядности двоичного кода, представляющего преобразуемое аналоговое напряжение в цифровом виде, упорядоченных по порядку номеров разрядов двоичного кода так, что некоторый A>ый компаратор формирует к-ый разряд выходного кода; одноименные входы компараторов соединены и на них подается напряжение входного сигнала, содержит резистивные матрицы, формирующие опорные напряжения компараторов, выходы которых подключены ко вторым входам компараторов; количество входов резистивной матрицы, подключенной к ком- паратору с A>ым порядковым номером, равно разности между количеством разрядов преобразователя и порядковым номером компаратора; входы резистивных матриц упорядочиваются по возрастанию весовых коэффициентов деления входных напряжений; преобразователь содержит двухтактные электронные ключи, количество которых на единицу меньше количества компараторов, одноименные входы ключей подключаются к общей нулевой точке, вторые входы ключей подключаются к источнику опорного напряжения, цепь управления первого ключа подключается к выходу компаратора старшего разряда, а цепь управления каждого последующего ключа подключается к выходу компаратора последующего разряда; к выходу электронного ключа, управляемого компаратором старшего разряда, подключаются входы резистивных матриц старших весовых коэффициентов, к выходу каждого последующего электронного ключа, подключаются последующие входы каждой матрицы, в соответствии с уменьшением их весовых коэффициентов; входы матриц с наименьшими весовыми коэффициентами и вход рези- стивной матрицы компаратора старшего разряда, являющейся делителем на два опорного напряжения, подключаются к источнику опорного напряжения.The technical result is achieved in that a parallel analog-to-digital converter of a dynamic type containing a reference voltage source and a group of comparators, the number of which is equal to the bit depth of a binary code representing the converted analog voltage in digital form, ordered in order of the bit numbers of the binary code so that some A > th comparator forms the k-th discharge of the output code; the inputs of the same name of the comparators are connected and the input signal voltage is applied to them, it contains resistive arrays that form the reference voltages of the comparators, the outputs of which are connected to the second inputs of the comparators; the number of inputs of the resistive matrix connected to a parator with A> th serial number is equal to the difference between the number of bits of the converter and the serial number of the comparator; the inputs of resistive matrices are ordered by increasing the weighting coefficients of the division of the input voltages; the converter contains push-pull electronic keys, the number of which is one less than the number of comparators, the key inputs of the same name are connected to a common zero point, the second key inputs are connected to a reference voltage source, the control circuit of the first key is connected to the output of the senior comparator, and the control circuit of each subsequent key is connected to the output of the comparator subsequent discharge; to the output of the electronic key controlled by the high-level comparator, the inputs of the resistive matrices of higher weight coefficients are connected, to the output of each subsequent electronic key, the subsequent inputs of each matrix are connected, in accordance with the reduction of their weight coefficients; the inputs of the matrices with the lowest weight coefficients and the input of the resistive matrix of the senior discharge comparator, which is a divider by two reference voltages, are connected to the reference voltage source.
Технический результат достигается тем, что параллельный аналого-цифровой преобразователь динамического типа, содержащий источник опорного напряжения и группу компараторов, количество п которых равно разрядности двоичного кода, представляющего преобразуемое аналоговое напряжение в цифровом виде, упорядоченных по порядку номеров разрядов двоичного кода так, что некоторый к-ый компаратор формирует &-ый разряд выходного кода; одноименные входы компараторов соединены и на них подается напряжение входного сигнала, содержит группу двухтактных электронных ключей, количество которых на единицу меньше количества компараторов; первые одноименные входы ключей подключаются к общей нулевой точке; вторые входы ключей подключаются к источнику опорного напряжения, цепь управления первого ключа подключается к выходу компаратора старшего разряда, а цепь управления каждого последующего ключа подключается к выходу компаратора последующего разряда; к выходу каждого электронного ключа подключается первый вход управления группы источников токов управляемых напряжением, второй вход которой соединяется с общей нулевой точкой; количество источников токов в группе равно разрядности A>гo компаратора, управляющего ключом данной группы источников, а их токи имеют одинаковое двоично-взвешенное значение, пропорциональное разряду к-vо компаратора; второй вход компаратора старшего значащего разряда соединяется с выходом делителя на два опорного напряжения преобразователя; второй вход каждого последующего A>гo ком- паратора образует узел суммирования токов, к которому подключаются первыми выводами по одному источнику тока из каждой группы управляемых напряжением источников токов, имеющих разряд выше разряда данного компаратора, суммирующий резистор, на котором выделяется опорное напряжение компаратора, и источник начального тока управляемый напряжением, взвешенное значение которого пропорционально разряду данного компаратора, вторые выводы которых соединяются с общей нулевой точкой.The technical result is achieved in that a parallel analog-to-digital converter of a dynamic type, containing a reference voltage source and a group of comparators, the number of which is equal to the bit depth of the binary code representing the converted analog voltage in digital form, ordered in order of the bit numbers of the binary code so that some -th comparator forms the & -th digit of the output code; the inputs of the same name of the comparators are connected and the voltage of the input signal is applied to them, contains a group of push-pull electronic keys, the number of which is one less than the number of comparators; the first key inputs of the same name are connected to a common zero point; the second key inputs are connected to a reference voltage source, the control circuit of the first key is connected to the output of the comparator of the highest category, and the control circuit of each subsequent key is connected to the output of the comparator of the subsequent discharge; the output of each electronic key is connected to the first control input of a group of voltage-controlled current sources, the second input of which is connected to a common zero point; the number of current sources in the group is equal to the bit depth A> r of the comparator controlling the key of this group of sources, and their currents have the same binary-weighted value, proportional to the discharge of k-vo of the comparator; the second input of the comparator of the most significant digit is connected to the output of the divider into two reference voltage of the Converter; the second input of each subsequent A> r com the parator forms a node for summing currents, to which the first leads connect one current source from each group of voltage-controlled current sources having a discharge higher than the discharge of this comparator, a summing resistor on which the reference voltage of the comparator is allocated, and the initial current source is voltage-controlled, the weighted value of which in proportion to the discharge of this comparator, the second conclusions of which are connected to a common zero point.
Технический результат достигается тем, что параллельный аналого-цифровой преобразователь, включающий источник опорного напряжения и группу компараторов, количество которых равно разрядности п двоичного кода, представляющего преобразуемое аналоговое напряжение в цифровом виде, упорядоченных по порядку номеров разрядов двоичного кода так, что некоторый A:-ый компаратор формирует к-ый разряд выходного кода, одноименные входы компараторов соединены и на них подается напряжение входного сигнала, содержит блок источников напряжений, количество которых в блоке равно количеству компараторов и на выходах которых из опорного напряжения формируется последовательность двоично-взвешенных напряжений, упорядоченная по порядку понижения разряда напряжения так, что каждое последующее напряжение меньше предыдущего в два раза, а напряжение старшего разряда рано половине опорного напряжения; содержит двухтактные электронные ключи, количество которых на единицу меньше количества компараторов; одноименные входы ключей подключаются к общей нулевой точке, вторые входы ключей подключаются к выходам блока источников напряжения так, что вход первого ключа подключается к выходу старшего разряда, а второй вход каждого последующего ключа к последующему выходу блока источников; цепь управления первого ключа подключается к выходу компаратора старшего разряда, а цепь управления каждого последующего ключа подключается к выходу компаратора последующего разряда; содержит группу сумматоров напряжений, количество которых на единицу меньше количества компараторов, выход первого сумматора подключается ко второму входу компаратора младшего разряда, а выход каждого последующего сумматора подключается ко второму входу компаратора вышеследующего разряда, количество входов сумматора, подключенного к компаратору с A:-ым порядковым номером, равно разности между количеством разрядов преобразователя и порядковым номером компаратора; первый вход сумматора с A:-ым порядковым номером соединяется с выходным контактом первого ключа, каждый последующий вход к-ого сумматора соединяется с выходом последующего ключа, а последний вход к-ого сумматора подключается к выходу блока источников напряжений с к-ым порядковым номером; второй вход компаратора старшего разряда подключается к выходу старшего разряда блока источников напряжений.The technical result is achieved by the fact that a parallel analog-to-digital converter, including a reference voltage source and a group of comparators, the number of which is equal to the capacity of the binary code representing the converted analog voltage in digital form, ordered in order of the bit numbers of the binary code so that some A: - the second comparator forms the k-th category of the output code, the inputs of the same name of the comparators are connected and the voltage of the input signal is applied to them, it contains a block of voltage sources, if ETS which block equals the number of comparators and the outputs of which the reference voltage is formed by a sequence of binary-weighted voltages, ordered in order of decreasing discharge voltage so that each successive voltage is less than the previous two times, and the voltage MSB early half of the reference voltage; contains push-pull electronic keys, the number of which is one less than the number of comparators; the inputs of the same name are connected to a common zero point, the second inputs of the keys are connected to the outputs of the voltage sources block so that the input of the first key is connected to the high-order output, and the second input of each subsequent key to the subsequent output of the source block; the control circuit of the first key is connected to the output of the comparator of the highest category, and the control circuit of each subsequent key is connected to the output of the comparator of the subsequent discharge; contains a group of voltage adders, the number of which is one less than the number of comparators, the output of the first adder is connected to the second input of the low-order comparator, and the output of each subsequent adder is connected to the second input of the comparator of the next category, the number of adder inputs connected to the comparator with A: number equal to the difference between the number of bits of the Converter and the serial number of the comparator; the first input of the adder with A: th sequence number is connected to the output contact of the first key, each subsequent input of the k-th adder is connected to the output of the subsequent key, and the last input of the k-th adder connected to the output of the block of voltage sources with the k-th serial number; the second input of the senior discharge comparator is connected to the senior output of the block of voltage sources.
Технический результат достигается тем, что аналого-цифровой преобразователь, содержащий группу компараторов, количество которых равно разрядности п двоичного кода, представляющего преобразуемое аналоговое напряжение в цифровом виде, упорядоченных по порядку номеров разрядов двоичного кода так, что некоторый A;-ый компаратор создает A>ый разряд выходного кода; к первому входу компаратора старшего разряда подключен источник входного напряжения, а к первому входу каждого A:-гo компаратора подключен выход матрицы двоично-взвешенных резисторов, количество ветвей в которой для к-го компаратора равно разности между количеством разрядов преобразователя и порядковым номером компаратора; ветви каждой матрицы упорядочиваются по возрастанию сопротивлений резисторов так, что- каждый последующий резистор в два раза больше предыдущего, к базовому резистору матрицы, имеющему наименьшее сопротивление, подключен источник входного сигнала, дополняется источником опорного напряжения и группой двухтактных электронных ключей, количество которых на единицу меньше количества компараторов, одноименные входы ключей подключаются к общей нулевой точке, вторые входы ключей подключаются к источнику опорного напряжения; к выходу каждого компаратора, кроме компаратора младшего значащего разряда, подключается цепь управления двухтактным электронным ключом, к выходу электронного ключа, управляемого компаратором старшего разряда, подключаются резисторы двоично-взвешенных цепей, сопротивления которых в два раза больше сопротивлений базовых резисторов этих цепей, к выходу каждого электронного ключа, управляемого компаратором последующего разряда, подключаются последующие резисторы каждой матрицы, в соответствии с увеличением их сопротивления, вторые входы компараторов соединяются и на них подается через делитель напряжение равное половине опорного напряжения.The technical result is achieved by the fact that an analog-to-digital converter containing a group of comparators, the number of which is equal to the bit size n of the binary code, representing the converted analog voltage in digital form, ordered in order of the bit numbers of the binary code so that some A; th comparator creates A> ith discharge of the output code; an input voltage source is connected to the first input of the senior-level comparator, and the output of a matrix of binary-weighted resistors is connected to the first input of each A: -go of the comparator, the number of branches in which for the k-th comparator is the difference between the number of bits of the converter and the serial number of the comparator; the branches of each matrix are ordered by increasing the resistances of the resistors so that each subsequent resistor is two times larger than the previous one, an input signal source is connected to the base resistor of the matrix having the lowest resistance, supplemented by a reference voltage source and a group of push-pull electronic keys, the number of which is one less the number of comparators, the key inputs of the same name are connected to a common zero point, the second key inputs are connected to a reference voltage source; to the output of each comparator, except for the least significant digit comparator, a push-pull electronic key control circuit is connected, to the output of an electronic key controlled by the senior discharge comparator, resistors of binary-weighted circuits, the resistances of which are twice as many as the resistances of the base resistors of these circuits, are connected to the output of each an electronic key controlled by a comparator of the subsequent discharge, the subsequent resistors of each matrix are connected, in accordance with an increase in their resistance, the second ode comparators are connected and are supplied through the voltage divider equal to half the reference voltage.
На чертеже фиг.1 представлена принципиальная электрическая схема параллельного аналого-цифрового преобразователя с динамическим квантованием и прямым двоичным кодом на выходе. Преобразователь содержит источник опорного напряжения 1, цифро-аналоговые преобразователи (ЦАП) 2, 3, 4, 5, 6 и компараторы 7, 8, 9,10, 1 1.The drawing of figure 1 shows a circuit diagram of a parallel analog-to-digital Converter with dynamic quantization and direct binary code output. The converter contains a reference voltage source 1, digital-to-analog converters (DAC) 2, 3, 4, 5, 6 and comparators 7, 8, 9.10, 1 1.
На чертеже фиг.2 представлена принципиальная электрическая схема параллельного аналого-цифрового преобразователя с динамическим квантованием и обратным двоичным кодом на выходе. Преобразователь содержит источник опорного напряжения 1, цифро-аналоговые преобразователи (ЦАП) 2, 3, 4, 5, 6 и компараторы 7, 8, 9,10, 11.The drawing of figure 2 presents a circuit diagram of a parallel analog-to-digital Converter with dynamic quantization and inverse binary code at the output. The converter contains a voltage reference 1, digital-to-analog converters (DACs) 2, 3, 4, 5, 6 and comparators 7, 8, 9, 10, 11.
На чертеже фиг.З приведена временная диаграмма движения уровней квантования на компараторах при треугольном входном напряжении для 4-х разрядного параллельного АЦП с динамическим квантованием и прямым двоичным кодом на выходе.The drawing of FIG. 3 shows a timing diagram of the movement of quantization levels on comparators with a triangular input voltage for a 4-bit parallel ADC with dynamic quantization and direct binary code at the output.
На чертеже фиг.4 представлена принципиальная электрическая схема параллельного аналого-цифрового преобразователя динамического типа на резистивных матрицах и прямым двоичным кодом на выходе. Преобразователь содержит источник опорного напряжения I5 электронные двухпозиционные ключи 2, 3, 4, 5, резистивные матрицы 6, 7, 8, 9,10, компараторы 11, 12, 13, 14, 15.The drawing of figure 4 presents a circuit diagram of a parallel analog-to-digital converter of a dynamic type on resistive matrices and a direct binary code at the output. The converter contains a reference voltage source I 5 electronic on -off switches 2, 3, 4, 5, resistive matrices 6, 7, 8, 9.10, comparators 11, 12, 13, 14, 15.
На чертеже фиг.5 представлена принципиальная электрическая схема параллельного аналого-цифрового преобразователя динамического типа на резистивных матрицах и обратным двоичным кодом на выходе. Преобразователь содержит источник опорного напряжения 1, электронные двухпозиционные ключи 2, 3, 4, 5, резистивные матрицы 6, 7, 8, 9,Ю, компараторы 1 1, 12, 13, 14, 15.The drawing of figure 5 presents a circuit diagram of a parallel analog-to-digital converter of a dynamic type on resistive matrices and an inverse binary code at the output. The converter contains a reference voltage source 1, electronic on-off switches 2, 3, 4, 5, resistive matrices 6, 7, 8, 9, 10, comparators 1 1, 12, 13, 14, 15.
На чертеже фиг.6 представлена принципиальная электрическая схема параллельного аналого-цифрового преобразователя динамического типа на источниках тока и прямым двоичным кодом на выходе. Преобразователь содержит источник опорного напряжения 1, делитель напряжения 2, электронные двухпозиционные ключи 3, 4, 5, 6, коммутируемые источники тока управляемые напряжением 7, 8, 9,10, источники начального тока управляемые напряжением 11, 12, 13, 14, суммирующие резисторы 15, 16, 17, 18 и компараторы 19, 20, 21, 22, 23.The drawing of Fig.6 shows a circuit diagram of a parallel analog-to-digital converter of a dynamic type on current sources and a direct binary code at the output. The converter contains a reference voltage source 1, a voltage divider 2, electronic on-off switches 3, 4, 5, 6, switched current sources controlled by a voltage of 7, 8, 9.10, initial current sources controlled by a voltage of 11, 12, 13, 14, summing resistors 15, 16, 17, 18 and comparators 19, 20, 21, 22, 23.
На чертеже фиг.7 представлена принципиальная электрическая схема параллельного аналого-цифрового преобразователя динамического типа на источниках тока и обратным двоичным кодом на выходе. Преобразователь содержит источник опорного напряжения 1, делитель напряжения 2, электронные двухпозиционные ключи 3, 4, 5, 6, коммутируемые источники тока управляемые напряжением 7, 8, 9,10, источники начального тока управляемые напряжением 11, 12, 13, 14, суммирующие резисторы 15, 16, 17, 18 и компараторы 19, 20, 21, 22, 23.The drawing of Fig.7 shows a circuit diagram of a parallel analog-to-digital converter of a dynamic type on current sources and an inverse binary code at the output. The converter contains a reference voltage source 1, a voltage divider 2, electronic on-off switches 3, 4, 5, 6, switched current sources controlled by a voltage of 7, 8, 9.10, initial current sources controlled by a voltage of 11, 12, 13, 14, summing resistors 15, 16, 17, 18 and comparators 19, 20, 21, 22, 23.
На чертеже фиг.8 представлена принципиальная электрическая схема параллельного аналого-цифрового преобразователя динамического типа с прямым двоичным кодом на выходе. Преобразователь содержит источник опорного напряжения 1, блок источников двоично-взвешенных напряжений 2, электронные двухпозиционные ключи 3, 4, 5, 6, сумматоры напряжений 7, 8, 9,10, компараторы 1 1, 12, 13, 14, 15.The drawing of Fig.8 shows a circuit diagram of a parallel analog-to-digital converter of a dynamic type with a direct binary code at the output. The converter contains a reference voltage source 1, a block of binary weighted voltage sources 2, electronic on-off switches 3, 4, 5, 6, voltage combiners 7, 8, 9.10, comparators 1 1, 12, 13, 14, 15.
На чертеже фиг.9 представлена принципиальная электрическая схема параллель- ного аналого-цифрового преобразователя динамического типа с обратным двоичным кодом на выходе. Преобразователь содержит источник опорного напряжения 1 , блок источников двоично-взвешенных напряжений 2, электронные двухпозиционные ключи 3, 4, 5, 6, сумматоры напряжений 7, 8, 9,10, компараторы 11, 12, 13, 14, 15.The drawing of Fig.9 shows a circuit diagram of a parallel a dynamic-to-analog analog-to-digital converter with an inverse binary code at the output. The converter contains a reference voltage source 1, a block of binary weighted voltage sources 2, electronic on-off switches 3, 4, 5, 6, voltage combiners 7, 8, 9.10, comparators 11, 12, 13, 14, 15.
На чертеже фиг.10 представлена принципиальная электрическая схема параллельного аналого-цифрового преобразователя с динамическим смещением и обратным двоичным кодом на выходе. Преобразователь содержит источник опорного напряжения 1, делитель напряжения 2, электронные двухпозиционные ключи 3, 4, 5, 6, матрицы двоично-взвешенных резисторов 7, 8, 9,10, компараторы 11, 12, 13, 14, 15.The drawing of Fig. 10 shows a circuit diagram of a parallel analog-to-digital converter with dynamic bias and an inverse binary code at the output. The converter contains a voltage reference 1, a voltage divider 2, electronic on-off switches 3, 4, 5, 6, matrices of binary-weighted resistors 7, 8, 9.10, comparators 11, 12, 13, 14, 15.
На чертеже фиг.11 представлена принципиальная электрическая схема параллельного аналого-цифрового преобразователя с динамическим смещением и прямым двоичным кодом на выходе. Преобразователь содержит источник опорного напряжения 1, делитель напряжения 2, электронные двухпозиционные ключи 3, 4, 5, 6, матрицы двоично-взвешенных резисторов 7, 8, 9,10, компараторы 1 1, 12, 13, 14, 15.The drawing of Fig.11 shows a circuit diagram of a parallel analog-to-digital Converter with dynamic bias and direct binary code output. The converter contains a reference voltage source 1, a voltage divider 2, electronic on-off switches 3, 4, 5, 6, matrices of binary-weighted resistors 7, 8, 9.10, comparators 1 1, 12, 13, 14, 15.
На чертеже фиг.12 приведена временная диаграмма движения смещений преобразуемого напряжения и значений цифровых выходов компараторов при пилообразном входном напряжении для параллельного 4-х разрядного АЦП с динамическим квантованием и прямым двоичным кодом на выходе.The drawing of Fig.12 shows a timing diagram of the movement of the biases of the converted voltage and the values of the digital outputs of the comparators with a sawtooth input voltage for a parallel 4-bit ADC with dynamic quantization and direct binary code at the output.
Принцип работы параллельных АЦП динамического типа с ^-разрядным двоичным кодированием, представленных на чертежах фиг.l и фиг.2, основан на одновременном сравнении напряжения входного сигнала с п опорными уровнями, формируемыми динамическим квантованием. Количество компараторов, составляющих параллельный АЦП динамического типа, равно разрядности выходного двоичного кода. Одноименные входы компараторов 7, 8, 9, 10, 1 1 объединяются и на них подается аналоговое преобразуемое напряжение Ux. Компараторы ранжируются по порядку номеров двоичного кода так, что каждый компаратор представляет определенный разряд двоичного кода. Напряжение опорного уровня для каждого компаратора создается привязанным к нему параллельным цифро-аналоговым преобразователем 2, 3, 4, 5, 6 и подается на второй вход компаратора. Общее количество участков квантования, ограниченных опорными уровнями, при п-разрядном двоичном кодировании составляет величину N = 2" - 1 . Для текущего значения преобразуемого входного напряжения создается текущая совокупность из п опорных уровней, обеспечивающая последовательное прохождение участков квантования в соответствии с законом изменения аналоговой переменной. В исходном состоянии устанавливается структура начальных опорных уровней. Напряжение начально- го опорного уровня для компаратора k-го разряда задается равнымThe principle of operation of parallel ADCs of a dynamic type with ^ -bit binary coding, presented in the drawings of Fig. 1 and Fig. 2, is based on the simultaneous comparison of the voltage of the input signal with n reference levels formed by dynamic quantization. The number of comparators that make up a parallel dynamic-type ADC is equal to the bit depth of the output binary code. The inputs of the same name of the comparators 7, 8, 9, 10, 1 1 are combined and they are fed an analog convertible voltage U x . Comparators are ranked in order of binary code numbers so that each comparator represents a specific bit of binary code. The voltage of the reference level for each comparator is created by a parallel digital-to-analog converter 2, 3, 4, 5, 6 tied to it and fed to the second input of the comparator. The total number of quantization sections limited by reference levels for n-bit binary coding is N = 2 "- 1. For the current value of the converted input voltage, a current set of n reference levels is created, which ensures sequential passage of the quantization sections in accordance with the law of variation of the analog variable . In the initial state, the structure of the initial reference levels is established. th reference level for the kth discharge comparator is set equal
U - ^- - ^--2* - 2k -U - 2k -h где U o,o - напряжение начального опорного уровня компаратора нулевого младшего значащего разряда (МЗР), задающее шаг квантования h= Uo,o = ΔU преобразователя; к = 0, 1,.., п-1 - порядковый номер разряда двоичного кода и отражающего его компаратораU - ^ - - ^ - 2 * - 2 k -U - 2 k -h where U o , o is the voltage of the initial reference level of the zero least significant discharge (LSM) comparator, which determines the quantization step h = Uo , o = ΔU of the converter ; k = 0, 1, .., p-1 - serial number of the discharge of the binary code and the comparator reflecting it
Индекс напряжения Ui4 является двухсоставным. Первое число индекса обозначает порядковый номер компаратора, второе - порядковый номер участка квантования из множества N или порядковый номер опорного уровня, который является нижней границей рассматриваемого участка. Напряжение U(п.\) о начального опорного уровня компаратора старшего значащего разряда (СЗР) равно половине опорного напряжения преобразователя. В процессе преобразования опорный уровень k-го компаратора зависит непосредственно от значения двоичного кoдa x,7-/..x/t..x/Xo на выходе АЦП, который представляет номер текущего участка квантования j в унитарной форме:The voltage index Ui 4 is two-part. The first index number denotes the serial number of the comparator, the second - the serial number of the quantization section of the set N or the serial number of the reference level, which is the lower boundary of the considered section. The voltage U ( item \ ) about the initial reference level of the comparator of the most significant digit (SZR) is equal to half the reference voltage of the converter. During the conversion, the reference level of the k-th comparator depends directly on the value of the binary code x, 7- / ..x / t ..x / Xo at the ADC output, which represents the number of the current quantization section j in unitary form:
vл-l . + X1 •21 + xQ -T = V : vl-l. + X 1 • 2 1 + x Q -T = V :
Ar=O где Xk=O или 1 - логическое состояние выхода компаратора k-го разряда. Для обеспечения квантованными опорными уровнями заданной траектории движения входной аналоговой переменной необходимо выполнение алгоритма формирования опорных уровней, заключающегося в том, что при прохождении аналоговой переменной опорного уровня (пробое опорного уровня) k-го компаратора и связанного с этим изменением его выхода, опорные уровни компараторов, имеющих разрядность ниже к, должны измениться на величину начального опорного напряжения k-го компаратора, или увеличиться, если состояние выхода приобретает высокий уровень, или уменьшиться, в противном случае. При расположении мгновенного значения входного напряжения Ux вj-ом интервале распределение опорных уровней компараторов определяется из выражения:Ar = O where X k = O or 1 is the logical state of the output of the comparator of the k-th category. To provide the quantized reference levels of the given trajectory of movement of the input analog variable, it is necessary to carry out an algorithm for generating reference levels, which consists in the fact that when passing the analog variable of the reference level (breakdown of the reference level) of the k-th comparator and the output level associated with this change, the reference levels of comparators, having a capacity lower than k should change by the value of the initial reference voltage of the k-th comparator, or increase if the output state acquires a high level, Do decrease otherwise. With the location of the instantaneous value of the input voltage U x in the jth interval, the distribution of the reference levels of the comparators is determined from the expression:
uь., = u kfi + ∑xя -2" -ΔC/ = (2* + ∑x,,, -2'" γAU (1) m=к + \ т≡к + lu., = u kfi + ∑x i -2 "-ΔC / = (2 * + ∑x ,,, -2 '" γAU (1) m = к + \ т≡к + l
Описанный алгоритм обеспечивает группа параллельных цифро-аналоговых преобразователей таким образом, что любой j-ый интервал, в котором находится входная переменная, всегда ограничен снизу и сверху опорными уровнями. Диапазон изменения входного сигнала задается источником опорного напряжения 1 , которое подается на опорные входы цифро-аналоговых преобразователей. Количество цифровых входов ЦАП, присоединенного к компаратору k-го разряда, равно разности между количеством разрядов и порядковым номером компаратора На цифровые входы МЗР ЦАП подается значение логической единицы и этим обеспечивается установка начальных опорных уровней на компараторах. Цифро-аналоговый преобразователь компаратора старшего разряда имеет один цифровой вход и вырождается в делитель опорного напряжения с коэффициентом деления на 2. АЦП чертеж фиг.l выводит цифровое представление аналогового напряжения в прямом двоичном коде. Входной сигнал подается на не инвертирующие входы компараторов, а опорные уровни на инвертирующие. Обратный двоичный код формирует АЦП чертеж фиг.2, в котором входное напряжение подается на инвертирующие входы, а напряжения опорных уровней на неинвертирую щие. В этом случае логические входы цифро-аналоговых преобразователей являются инверсными.The described algorithm provides a group of parallel digital-to-analog converters in such a way that any j-th interval in which the input variable is located is always limited by the lower and upper reference levels. The input signal variation range is set by the reference voltage source 1, which is supplied to reference inputs of digital-to-analog converters. The number of digital inputs of the DAC connected to the k-th comparator of the digit is equal to the difference between the number of bits and the serial number of the comparator. The logical unit value is supplied to the digital inputs of the DAC of the DAC and this sets the initial reference levels on the comparators. The digital-to-analog converter of the high-order comparator has one digital input and degenerates into a reference voltage divider with a division ratio by 2. The ADC drawing of Fig. L outputs a digital representation of the analog voltage in direct binary code. The input signal is not fed to the inverting inputs of the comparators, but reference levels to the inverting ones. The inverse binary code forms the ADC drawing of Fig. 2, in which the input voltage is supplied to the inverting inputs, and the voltage of the reference levels to non-inverting ones. In this case, the logic inputs of the digital-to-analog converters are inverse.
На чертеже фиг.З приведена временная диаграмма движения опорных уровней и значений цифровых выходов компараторов для 4-х разрядного параллельного АЦП с динамическим квантованием при пилообразном линейно-изменяющемся входном напряжении.The drawing of FIG. 3 shows a timing diagram of the movement of the reference levels and the values of the digital outputs of the comparators for a 4-bit parallel ADC with dynamic quantization with a sawtooth linearly varying input voltage.
Параллельные аналого-цифровые преобразователи динамического типа с прямым кодом на выходе чертеж фиг.4 и обратным кодом на выходе чертеж фиг.5 работают по тому же принципу, что и устройства представленные на чертежах фиг. l и фиг.2. Количество компараторов АЦП равно разрядности выходного двоичного кода. Одноименные входы компараторов 11, 12, 13, 14, 15 объединяются и на них подается аналоговое преобразуемое напряжение Ux. Компараторы ранжируются по порядку номеров двоичного кода так, что каждый компаратор представляет определенный разряд двоичного кода. Напряжение опорного уровня для каждого компаратора создается привязанной к нему резистивной матрицей 6, 7, 8, 9, 10 и подается на второй вход компаратора. Резистивные матрицы RM представляют собой известные компоненты цифро-аналоговых преобразователей, которые строятся в инверсном включении или на цепях двоично-взвешенных резисторов, или делителях постоянного импеданса типа R-2R. Количество разрядных входов матрицы, присоединенной к компаратору k-го разряда, равно (п-к). Входы МЗР матриц непосредственно подключаются к источнику опорного напряжения 1 , этим обеспечивается установка начальных опорных уровней компараторов. Матрица компаратора старшего разряда имеет один вход и вырождается в делитель опорного напряжения с коэффициентом деления на 2. Коммутации входов матриц осуществляются общими последовательно-параллельными электронными ключами 2, 3, 4, 5, обеспечивающи- ми подключение своих выходов либо к источнику опорного напряжения 1 , либо к общей нулевой точке. Цепь управления каждого ключа соединяется с выходом компаратора определенного разряда, значение которого выше младшего значащего разряда. Соответственно этим соединениям выходы ключей образуют шины разрядов 1, , к, ,п-l, к которым подключаются входы резистивных матриц соответствующих разрядов. АЦП чертеж фиг.4 создает на выходе число в прямом двоичном коде. Входной сигнал подается на не инвертирующие входы компараторов, а опорные уровни на инвертирующие. Обратный двоичный код формирует АЦП чертеж фиг.5, в котором входное напряжение подается на инвертирующие входы, напряжения опорных уровней на неинвертирующие, а управление электронными ключами осуществляется в инверсном режиме. Такая конфигурация устройств позволяет уменьшить количество коммутирующих элементов по сравнению с устройствами фиг.l и фиг.2 в том случае, если цифро-аналоговые преобразователи последних исполняются на тех же резистивных матрицах.Parallel analog-to-digital converters of a dynamic type with a direct code at the output, the drawing of Fig. 4 and a reverse code at the output, the drawing of Fig. 5 work on the same principle as the devices shown in the drawings of Figs. l and figure 2. The number of ADC comparators is equal to the bit depth of the output binary code. The inputs of the same name of the comparators 11, 12, 13, 14, 15 are combined and they are fed analog converted voltage U x . Comparators are ranked in order of binary code numbers so that each comparator represents a specific bit of binary code. The voltage of the reference level for each comparator is created by a resistive matrix 6, 7, 8, 9, 10 attached to it and is supplied to the second input of the comparator. Resistive matrices RM are known components of digital-to-analog converters, which are built in inverse connection or on binary-weighted resistor circuits or constant impedance dividers like R-2R. The number of bit inputs of the matrix attached to the comparator of the k-th discharge is (p-k). The inputs of the MLR matrices are directly connected to the source of the reference voltage 1, this ensures the installation of the initial reference levels of the comparators. The matrix of the senior discharge comparator has one input and degenerates into a reference voltage divider with a division factor by 2. The matrix inputs are switched by common serial-parallel electronic keys 2, 3, 4, 5, which ensure connecting their outputs to either a voltage reference 1 or a common zero point. The control circuit of each key is connected to the output of a comparator of a certain category, the value of which is higher than the least significant digit. Corresponding to these connections, the outputs of the keys form the buses of the bits 1,,,,, p-l, to which the inputs of the resistive matrices of the corresponding bits are connected. The ADC drawing of FIG. 4 creates a binary output number at the output. The input signal is not fed to the inverting inputs of the comparators, but reference levels to the inverting ones. The reverse binary code forms the ADC drawing of FIG. 5, in which the input voltage is supplied to the inverting inputs, the voltage of the reference levels to non-inverting, and the electronic keys are controlled in inverse mode. This configuration of the devices allows to reduce the number of switching elements in comparison with the devices of Fig. 1 and Fig. 2 if the digital-to-analog converters of the latter are executed on the same resistive arrays.
Аналого-цифровые преобразователи динамического типа представляют цифровой эквивалент входного напряжения прямым двоичным кодом чертеж фиг.6 или обратным двоичным кодом чертеж фиг.7. АЦП работают по тому же принципу, что и устройства представленные на чертежах фиг 1 и фиг 2 Рассматриваемые параллельные динамические АЦП используют общие переключатели токов для входящих в их состав поразрядных ЦАП на источниках тока (ИТ). Количество компараторов АЦП равно разрядности выходного двоичного кода. Одноименные входы компараторов 19, 20, 21, 22, 23 объединяются и на них подается аналоговое входное напряжение Ux Уровни опорных напряжений подаются на вторые входы компараторов. Опорный уровень Uп./=iUre/2 компаратора старшего разряда 19 подается через делитель напряжения 2 от опорного источника 1. Опорные уровни UQ, , Uk, , Uп.2 на вторых входах остальных компараторов формируются как падение напряжения на суммирующих резисторах 15, 16, 17, 18 при протекании токов от источников токов управляемых напряжением (ИТУН) Ure/, разбитых на две группы. Источники тока 7, 8, 9, 10 представляют группу коммутируемых источников, а источники начальных токов 1 1, 12, 13, 14 группу постоянных источников тока, обеспечивающих уровни начальных опорных напряжений на компараторах. Источники каждой группы привязаны к определенным компараторам Привязка ИТ коммутируемой группы к компаратору осуществляется по цепи управления ключа, коммутирующего напряжение на входе ИТУН. Источники начального тока непосредственно подключаются к одному из входов компаратора, который и задает их порядковый номер. Коэффициент передачи k-го ИТУН из динамической группы обозначим как gu, а из ста- тической группы - gkC- Коэффициентами передачи источников токов управляемых напряжением, величины которых зависят от разряда источника тока, обеспечивают двоично-взвешенные токи источников: g п-oк
Figure imgf000013_0001
Analog-to-digital converters of the dynamic type represent the digital equivalent of the input voltage with a direct binary code drawing of Fig.6 or a reverse binary code drawing of Fig.7. The ADCs work on the same principle as the devices shown in the drawings of FIGS. 1 and 2. The considered parallel dynamic ADCs use common current switches for the bit-type DACs on current sources (IT) included in their composition. The number of ADC comparators is equal to the bit depth of the output binary code. The same inputs of the comparators 19, 20, 21, 22, 23 are combined and an analog input voltage U x is supplied to them. The levels of the reference voltage are applied to the second inputs of the comparators. Reference level U p . / = i U re / 2 of the senior comparator 19 is supplied through a voltage divider 2 from the reference source 1. Reference levels UQ,, Uk,, U p . 2 at the second inputs of the remaining comparators are formed as the voltage drop across the summing resistors 15, 16, 17, 18 during the flow of currents from voltage-controlled current sources (ITSC) U re /, divided into two groups. Sources of current 7, 8, 9, 10 represent a group of switched sources, and the sources of initial currents 1 1, 12, 13, 14 a group of constant current sources that provide initial reference voltage levels on comparators. The sources of each group are tied to specific comparators. The IT group of the dial-up group is linked to the comparator via the control circuit of a switch that commutes the voltage at the input of the ITU. Sources of initial current are directly connected to one of the inputs of the comparator, which sets their serial number. The transmission coefficient of the kth ITUN from the dynamic group is denoted as gu, and from group - g kC - The transmission coefficients of voltage-controlled current sources, the values of which depend on the discharge of the current source, provide binary-weighted currents of the sources: g p- o to
Figure imgf000013_0001
Ток, протекающий через суммирующее сопротивление k-го компаратора равен:The current flowing through the summing resistance of the k-th comparator is equal to:
h
Figure imgf000013_0002
h
Figure imgf000013_0002
Формула отражает тот факт, что через суммирующее сопротивление к-то компаратора протекают токи ИТУН динамической группы, управляемые цифрами xm выходного кода, разряд которых т больше к . Уровень опорного напряжения на входе k-го компаратора, следовательно, равен:The formula reflects the fact that through the summing resistance of a comparator, the currents of a dynamic group ITUN flow, controlled by the digits x m of the output code, the discharge of which is t greater than k. The level of the reference voltage at the input of the k-th comparator, therefore, is equal to:
TI - T -В - Чl±l±3-{ lk -I- V r •?"' ITI - T-B - Chl ± l ± 3- {l k -I- V r •? "'I
Z V m=k+\ J Z V m = k + \ J
При выполнении условия go R=l, распределение опорных уровней на компараторах совпадает с распределением в устройствах чертежи фиг. l и фиг.2, рассчитываемым по формуле (1). АЦП чертеж фиг.6 формирует на выходе число в прямом двоичном коде. Входной сигнал подается на неинвертирующие входы компараторов, а опорные уровни на инвертирующие. Обратный двоичный код создает АЦП чертеж фиг.7, в котором входное напряжение подается на инвертирующие входы, напряжения опорных уровней на неинвертирующие, управление электронными ключами осуществляется в инверсном режиме.Under the condition go R = l, the distribution of reference levels on the comparators coincides with the distribution in the devices of the drawings of FIG. l and figure 2, calculated by the formula (1). The ADC drawing of FIG. 6 generates a binary direct number at the output. The input signal is fed to the non-inverting inputs of the comparators, and the reference levels to inverting. The inverse binary code creates the ADC drawing of Fig. 7, in which the input voltage is supplied to the inverting inputs, the voltage of the reference levels to non-inverting, the electronic keys are controlled in inverse mode.
В аналого-цифровых преобразователях динамического типа чертежи фиг.8 и фиг.9 используется п-разрядная линейка источников двоично-взвешенных напряжений, из которой создаются уровни следящих опорных напряжений на параллельно включенных относительно входного сигнала компараторах. Количество компараторов в АЦП равно разрядности выходного двоичного кода. Одноименные входы компараторов 1 1 , 12, 13, 14, 15 объединяются и на них подается аналоговое входное напряжение Ux. Напряжение опорного уровня для каждого компаратора создается привязанным к нему сумматором напряжений 7, 8, 9, 10 и подается на второй вход компаратора. Сумматоры формируют опорные напряжения компараторов сложением напряжений от блока источников двоично-взвешенных напряжений 2, который является п-ступенчатым делителем опорного напряжения Ure/ устройства. Напряжение на произвольном k-ом выходе блока источников 2 составляет величину E - ^L.In the analog-to-digital converters of the dynamic type of the drawings of Fig. 8 and Fig. 9, a p-bit line of binary-weighted voltage sources is used, from which the levels of the tracking reference voltages are created on comparators connected in parallel with respect to the input signal. The number of comparators in the ADC is equal to the bit depth of the output binary code. The inputs of the same name of the comparators 1 1, 12, 13, 14, 15 are combined and the analog input voltage U x is supplied to them. The voltage of the reference level for each comparator is created by the adder of voltages 7, 8, 9, 10 attached to it and is supplied to the second input of the comparator. The adders generate the reference voltage of the comparators by adding voltages from the block of sources of binary-weighted voltages 2, which is a p-step divider of the reference voltage U re / device. The voltage at an arbitrary k-th output of the block of sources 2 is E - ^ L.
где к принимает значения из ряда 0, 1, ..., n-1. Количество входов сумматора произвольного к-τо разряда равно разности между количеством разрядов п и порядковым номером сумматора к. На один из равнозначных входов сумматора A>гo разряда подается напряжение с к-τо выхода блока источников 2, обеспечивающее начальное опорное напряжение к-τо компаратора. Остальные входы этого сумматора подключаются через коммутирующие двухпозиционные ключи или к выходам блока источников, разряды которых больше к, или к общей нулевой точке, в зависимости от логических состояний выходов компараторов. Величина опорного напряжения на входе k-го компаратора равна:
Figure imgf000014_0001
where k takes values from the series 0, 1, ..., n-1. The number of inputs of the adder of an arbitrary k-th discharge is equal to the difference between the number of bits n and the serial number of the adder k. One of the equivalent inputs of the adder A> of the discharge is supplied with voltage from the k-τo output of the source block 2, which provides the initial reference voltage k-τo of the comparator. The remaining inputs of this adder are connected via commutation on-off switches to either the outputs of the source block, whose discharges are greater than, or to a common zero point, depending on the logical states of the outputs of the comparators. The value of the reference voltage at the input of the k-th comparator is equal to:
Figure imgf000014_0001
На опорный вход компаратора старшего значащего разряда непосредственно подается напряжение равное половине напряжения опорного источника 1. АЦП чертеж фиг.8 формирует на выходе число в прямом двоичном коде. Входной сигнал подается на неин- вертирующие входы компараторов, а опорные уровни на инвертирующие. Обратный двоичный код создает АЦП чертеж фиг.9, в котором входное напряжение подается на инвертирующие входы, напряжения опорных уровней на неинвертирующие, а управление электронными ключами осуществляется в инверсном режиме.A voltage equal to half the voltage of the reference source 1 is directly supplied to the reference input of the comparator of the most significant digit. The ADC drawing of Fig. 8 generates a direct binary code at the output. The input signal is fed to the non-inverting inputs of the comparators, and the reference levels to inverting. The inverse binary code creates the ADC drawing of Fig. 9, in which the input voltage is supplied to the inverting inputs, the voltage of the reference levels to non-inverting, and the electronic keys are controlled in inverse mode.
Принцип работы параллельных АЦП динамического типа с п-разрядным двоичным кодированием, представленных на чертежах фиг.10 и фиг.l l, основан на одновременном сравнении динамически изменяющихся квантованных смещений напряжения входного сигнала с напряжением равным половине напряжения опорного источника. Количество компараторов, составляющих параллельный АЦП динамического типа, равно разрядности выходного двоичного кода. Одноименные входы компараторов 1 1 , 12, 13, 14, 15 объединяются и на них подается напряжение через делитель напряжения 2 от источника опорного напряжения 1. Компараторы ранжируются по порядку номеров двоичного кода так, что каждый компаратор представляет определенный разряд двоичного кода. Анализируемые напряжения, являющиеся смещениями входного сигнала Ux, формируются матрицами двоично-взвешенных резисторов 7, 8, 9, 10 и подаются на вторые сигнальные входы компараторов. Количество цифровых входов матрицы k-го разряда равно разности между порядковым номером СЗР (n-1) и порядковым номером матрицы к. Общее количество квантованных смещений входного сигнала во всем диапазоне его изменения при ^-разрядном двоичном кодировании составляет величину N = 2" - 1 . Для текущего значения преобразуемого входного напряжения на сигнальных входах компараторов составляется текущая совокупность из п анализируемых напряжений, которые являются линейными преобразованиями входного напряжения на матрицах двоично-взвешенных резисторов. Структуры матриц, т.е. соединение их резисторов с полюсами источника опорного напряжения, задаются в текущий момент двоичным числом на выходе преобразователя. Смещение входного напряжения на входе компаратора к-го разряда осуществляется теми разрядами выходного кода, значение которых больше разряда k. Величина анализируемого напряжения на сигнальном входе A:-гo компаратора определяется из выражения: n-1The principle of operation of parallel ADCs of a dynamic type with n-bit binary coding, presented in the drawings of Fig. 10 and Fig. Ll, is based on the simultaneous comparison of dynamically changing quantized voltage displacements of the input signal with a voltage equal to half the voltage of the reference source. The number of comparators that make up a parallel dynamic-type ADC is equal to the bit depth of the output binary code. The inputs of the same name of the comparators 1 1, 12, 13, 14, 15 are combined and voltage is supplied to them through a voltage divider 2 from the voltage reference 1. The comparators are ranked in order of binary code numbers so that each comparator represents a specific bit of the binary code. The analyzed voltages, which are the displacements of the input signal U x , are formed by matrices of binary-weighted resistors 7, 8, 9, 10 and are supplied to the second signal inputs of the comparators. The number of digital inputs of the matrix of the kth discharge is equal to the difference between the serial number of the SZR (n-1) and the serial number of the matrix k. The total number of quantized biases of the input signal in the entire range its changes during ^ -digit binary coding is N = 2 "- 1. For the current value of the converted input voltage at the signal inputs of the comparators, the current set of n analyzed voltages is compiled, which are linear transformations of the input voltage on the matrices of binary-weighted resistors. Matrix structures , ie the connection of their resistors with the poles of the reference voltage source, are currently set by a binary number at the output of the converter. de comparator of the k-th discharge is carried out by those bits of the output code, the value of which is greater than the discharge k. The value of the analyzed voltage at the signal input A: -go of the comparator is determined from the expression: n-1
V-Ux + UreJ - ∑xГ2' T -Ux + UrcГ ∑Xl-2' 2"-] -Ux + ^ Vn, •-лXk ,VU x + U reJ - ∑x Г 2 'T -U x + U rcГ ∑ Xl -2' 2 "- ] -U x + ^ V n , • -лX k ,
U1 = ι=k+\ ι=k + \U 1 = ι = k + \ ι = k + \
2" + ∑2' . ι=k+\ где Ux - входное напряжение; ^/-напряжение опорного источника; х, - двоичная цифра z-го разряда числа, управляющего матрицей к-го компаратора; Xk - унитарная (десятичная) форма числа, управляющего матрицей &-гo компаратора; i - индекс перечисления разрядов, подключенных к цифровым входам (ключам) матриц &-гo компаратора.2 "+ ∑2 ' . Ι = k + \ where U x is the input voltage; ^ / is the voltage of the reference source; x, is the binary digit of the zth digit of the number controlling the matrix of the kth comparator; Xk is the unitary (decimal) form the number controlling the matrix of the & -go comparator; i is the index of the enumeration of the bits connected to the digital inputs (keys) of the matrices of the & -go comparator.
АЦП чертеж фиг.10 создает цифровое представление аналогового напряжения в обратном двоичном коде. Модифицированные напряжения входного сигнала подаются на инвертирующие входы компараторов, а уровень опорного напряжения - на неинвер- тирующие. Прямой двоичный код формирует АЦП чертеж фиг.1 1 , в котором уровни входных напряжений подается на неинвертирующие входы, а напряжения опорного уровня - на инвертирующие. В этом случае управление электронными ключами осуществляется в инверсном режиме.The ADC drawing of FIG. 10 creates a digital representation of the analog voltage in the inverse binary code. Modified voltages of the input signal are supplied to the inverting inputs of the comparators, and the level of the reference voltage to non-inverting ones. A direct binary code forms the ADC drawing of FIG. 1 1, in which the input voltage levels are supplied to non-inverting inputs, and the reference level voltages to inverting. In this case, the electronic keys are controlled in inverse mode.
На чертеже фиг.12 приведены временные диаграммы напряжений на входах и значений цифровых выходов компараторов для 4-х разрядного параллельного АЦП с динамическими смещениями входного сигнала при треугольном линейно- изменяющемся входном напряжении.The drawing of Fig.12 shows the timing diagrams of the voltages at the inputs and the values of the digital outputs of the comparators for a 4-bit parallel ADC with dynamic displacements of the input signal with a triangular linearly varying input voltage.
Л И Т Е Р А Т У Р АL AND T E R A T U R A
1. У. Титце, К. Шенк. Полупроводниковая схемотехника. M. «Mиp», 1983 г.1. W. Titze, C. Schenck. Semiconductor circuitry. M. Mir, 1983
2. Рriпп А.Е. Simрlе а-tо-d сопvеrtеr.// "Wirеlеss Wоrld" - mау 1981 , vоl 87, No 1544, p.60 2. Rripp A.E. Simplé a-to-d cooperter .// "Wireless World" - Mau 1981, Vol 87, No 1544, p.60

Claims

Формула Formula
1. Параллельный аналого-цифровой преобразователь динамического типа, содержащий источник опорного напряжения и группу компараторов, количество п которых равно разрядности двоичного кода, представляющего преобразуемое аналоговое напряжение в цифровом виде, упорядоченных по порядку номеров разрядов двоичного кода так, что некоторый к-ый компаратор формирует A:-ый разряд выходного кода, первые одноименные входы компараторов соединены и на них подается напряжение входного сигнала, отличающийся тем, что устройство содержит группу цифро-аналоговых преобразователей, количество которых равно количеству компараторов, опорные входы которых соединяются с источником опорного напряжения; выход первого цифро-аналогового преобразователя подключается ко второму входу компаратора младшего разряда, а выход каждого последующего цифро-аналогового преобразователя подключается ко второму входу компаратора вышеследующего разряда; количество входов цифро-аналогового преобразователя, подключенного к компаратору с к-ым порядковым номером, равно разности между количеством разрядов преобразователя и порядковым номером компаратора; цифровой вход старшего разряда цифро-аналогового преобразователя с A:-ым порядковым номером соединяется с выходом компаратора старшего разряда, каждый последующий вход к-ото цифро-аналогового преобразователя соединяется с выходом последующего компаратора, а цифровые входы младших значащих разрядов цифро- аналоговых преобразователей соединяются и на них подается значение логической единицы, цифро-аналоговый преобразователь компаратора старшего разряда является делителем на два опорного напряжения.1. A parallel analog-to-digital converter of a dynamic type, containing a reference voltage source and a group of comparators, the number of which is equal to the bit depth of a binary code representing the converted analog voltage in digital form, ordered in order of the bits of the binary code so that some k-th comparator forms A: -th digit of the output code, the first inputs of the same name of the comparators are connected and an input signal voltage is applied to them, characterized in that the device contains a group of digital analog converters, the number of which is equal to the number of comparators whose reference inputs are connected to a reference voltage source; the output of the first digital-to-analog converter is connected to the second input of the low-order comparator, and the output of each subsequent digital-to-analog converter is connected to the second input of the comparator of the next category; the number of inputs of the digital-to-analog converter connected to the comparator with the k-th serial number is equal to the difference between the number of bits of the converter and the serial number of the comparator; the digital input of the highest bit of the digital-to-analog converter with A: -th serial number is connected to the output of the comparator of the highest bit, each subsequent input to-from the digital-to-analog converter is connected to the output of the subsequent comparator, and the digital inputs of the least significant bits of the digital-to-analog converters are connected and they are supplied with the value of a logical unit, the digital-to-analog converter of the senior discharge comparator is a divider into two reference voltages.
2. Параллельный аналого-цифровой преобразователь динамического типа, содержащий источник опорного напряжения и группу компараторов, количество п которых равно разрядности двоичного кода, представляющего преобразуемое аналоговое напряжение в цифровом виде, упорядоченных по порядку номеров разрядов двоичного кода так, что некоторый A>ый компаратор формирует А-ый разряд выходного кода; одноименные входы компараторов соединены и на них подается напряжение входного сигнала, отличающийся тем, что ко вторым входам компараторов подключены выходы резистивных матриц, которые формируют опорные напряжения компараторов; количество входов ре- зистивной матрицы, подключенной к компаратору с &-ым порядковым номером, равно разности между количеством разрядов преобразователя и порядковым номером компаратора; входы резистивных матриц упорядочиваются по возрастанию весовых коэффи- циентов деления входных напряжений; преобразователь содержит двухтактные электронные ключи, количество которых на единицу меньше количества компараторов, одноименные входы ключей подключаются к общей нулевой точке, вторые входы ключей подключаются к источнику опорного напряжения, цепь управления первого ключа подключается к выходу компаратора старшего разряда, а цепь управления каждого последующего ключа подключается к выходу компаратора последующего разряда; к выходу электронного ключа, управляемого компаратором старшего разряда, подключаются входы резистивных матриц старших весовых коэффициентов, к выходу каждого последующего электронного ключа, подключаются последующие входы каждой матрицы, в соответствии с уменьшением их весовых коэффициентов; входы матриц с наименьшими весовыми коэффициентами и вход резистивной матрицы компаратора старшего разряда, являющейся делителем на два опорного напряжения, подключаются к источнику опорного напряжения.2. A parallel analog-to-digital converter of a dynamic type, containing a reference voltage source and a group of comparators, the number of which is equal to the bit depth of the binary code representing the converted analog voltage in digital form, ordered in order of the bit numbers of the binary code so that some A> th comparator forms A-th discharge of the output code; the inputs of the same name of the comparators are connected and an input signal voltage is applied to them, characterized in that the outputs of the resistive matrices that form the reference voltages of the comparators are connected to the second inputs of the comparators; the number of inputs of the resistive matrix connected to the comparator with the kth serial number is equal to the difference between the number of bits of the converter and the serial number of the comparator; inputs of resistive matrices are ordered by increasing weight coefficients cents of input voltage division; the converter contains push-pull electronic keys, the number of which is one less than the number of comparators, the key inputs of the same name are connected to a common zero point, the second key inputs are connected to a reference voltage source, the control circuit of the first key is connected to the output of the high-level comparator, and the control circuit of each subsequent key is connected to the output of the comparator subsequent discharge; to the output of the electronic key controlled by the high-level comparator, the inputs of the resistive matrices of higher weight coefficients are connected, to the output of each subsequent electronic key, the subsequent inputs of each matrix are connected, in accordance with the reduction of their weight coefficients; the inputs of the matrices with the lowest weight coefficients and the input of the resistive matrix of the senior discharge comparator, which is a divider by two reference voltages, are connected to the reference voltage source.
3. Параллельный аналого-цифровой преобразователь динамического типа, содержащий источник опорного напряжения и группу компараторов, количество п которых равно разрядности двоичного кода, представляющего преобразуемое аналоговое напряжение в цифровом виде, упорядоченных по порядку номеров разрядов двоичного кода так, что некоторый A>ый компаратор формирует к-ый разряд выходного кода; одноименные входы компараторов соединены и на них подается напряжение входного сигнала, отличающийся тем, что преобразователь содержит группу двухтактных электронных ключей, количество которых на единицу меньше количества компараторов; первые одноименные входы ключей подключаются к общей нулевой точке; вторые входы ключей подключаются к источнику опорного напряжения, цепь управления первого ключа подключается к выходу компаратора старшего разряда, а цепь управления каждого последующего ключа подключается к выходу компаратора последующего разряда; к выходу каждого электронного ключа подключается первый вход управления группы источников токов управляемых напряжением, второй вход которой соединяется с общей нулевой точкой; количество источников токов в группе равно разрядности к-τо компаратора, управляющего ключом данной группы источников, а их токи имеют одинаковое двоично-взвешенное значение, пропорциональное разряду к-τо компаратора; второй вход компаратора старшего значащего разряда соединяется с выходом делителя на два напряжения, вход которого подключается к источнику опорного напряжения; второй вход каждого последующего A:-гo компаратора образует узел суммирования токов, к которому подключаются первыми выводами по одному источнику тока из каждой группы управ- ляемых напряжением источников токов, имеющих разряд выше разряда данного компаратора, суммирующий резистор, на котором выделяется опорное напряжение компаратора, и источник начального тока, взвешенное значение которого пропорционально разряду данного компаратора, вторые выводы которых соединяются с общей нулевой точкой.3. A parallel analog-to-digital converter of a dynamic type, containing a reference voltage source and a group of comparators, the number of which is equal to the bit depth of a binary code representing the converted analog voltage in digital form, ordered in order of the bit numbers of the binary code so that some A> th comparator forms which digit of the output code; the inputs of the same name of the comparators are connected and an input signal voltage is applied to them, characterized in that the converter contains a group of push-pull electronic keys, the number of which is one less than the number of comparators; the first key inputs of the same name are connected to a common zero point; the second key inputs are connected to a reference voltage source, the control circuit of the first key is connected to the output of the comparator of the highest category, and the control circuit of each subsequent key is connected to the output of the comparator of the subsequent discharge; the output of each electronic key is connected to the first control input of a group of voltage-controlled current sources, the second input of which is connected to a common zero point; the number of current sources in the group is equal to the bit depth of the k-τo comparator that controls the key of this group of sources, and their currents have the same binary-weighted value proportional to the discharge of the k-τo comparator; the second input of the comparator of the most significant digit is connected to the output of the divider for two voltages, the input of which is connected to a reference voltage source; the second input of each subsequent A: -go the comparator forms a node for summing currents, to which the first conclusions connect one current source from each control group voltage sources of currents having a discharge higher than the discharge of this comparator, a summing resistor on which the reference voltage of the comparator is allocated, and an initial current source, the weighted value of which is proportional to the discharge of this comparator, the second conclusions of which are connected to a common zero point.
4 Параллельный аналого-цифровой преобразователь динамического типа, содержащий источник опорного напряжения и группу компараторов, количество п которых равно разрядности двоичного кода, представляющего преобразуемое аналоговое напряжение в цифровом виде, упорядоченных по порядку номеров разрядов двоичного кода так, что некоторый A:-ый компаратор формирует A:-ый разряд выходного кода; одноименные входы компараторов соединены и на них подается напряжение входного сигнала, отличающийся тем, что преобразователь содержит блок источников напряжений, количество которых в блоке равно количеству компараторов и на выходах которых из опорного напряжения формируется последовательность двоично-взвешенных напряжений, упорядоченная по порядку понижения разряда напряжения так, что каждое последующее напряжение меньше предыдущего в два раза, а напряжение старшего разряда рано половине опорного напряжения; содержит двухтактные электронные ключи, количество которых на единицу меньше количества компараторов; одноименные входы ключей подключаются к общей нулевой точке, вторые входы ключей подключаются к выходам блока источников напряжения так, что первый ключ подключается к выходу старшего разряда, а второй вход каждого последующего ключа к последующему выходу блока источников; цепь управления первого ключа подключается к выходу компаратора старшего разряда, а цепь управления каждого последующего ключа подключается к выходу компаратора последующего разряда; содержит группу сумматоров напряжений, количество которых на единицу меньше количества компараторов, выход первого сумматора подключается ко второму входу компаратора младшего разряда, а выход каждого последующего сумматора подключается ко второму входу компаратора выщеследующего разряда, количество входов сумматора, подключенного к компаратору с A>ым порядковым номером, равно разности между количеством разрядов преобразователя и порядковым номером компаратора; первый вход сумматора с к-ыи порядковым номером соединяется с выходным контактом первого ключа, каждый последующий вход к-ого сумматора соединяется с выходом последующего ключа, а последний вход k-ого сумматора подключается к выходу блока источников напряжений с к-ым порядковым номером; второй вход компаратора старшего разряда подключается к выходу старшего разряда блока источников напряжений.4 A parallel analog-to-digital converter of a dynamic type containing a reference voltage source and a group of comparators, the number of which is equal to the bit depth of a binary code representing the converted analog voltage in digital form, ordered by the order of the bit numbers of the binary code so that some A: th comparator forms A: th digit of the output code; the inputs of the same name of the comparators are connected and an input signal voltage is applied to them, characterized in that the converter contains a block of voltage sources, the number of which in the block is equal to the number of comparators and at the outputs of which a sequence of binary-weighted voltages is formed from the reference voltage, ordered in order of decreasing the voltage discharge so that each subsequent voltage is two times less than the previous one, and the voltage of the senior discharge early half of the reference voltage; contains push-pull electronic keys, the number of which is one less than the number of comparators; the key inputs of the same name are connected to a common zero point, the second key inputs are connected to the outputs of the voltage source block so that the first key is connected to the high-order output, and the second input of each subsequent key to the subsequent output of the source block; the control circuit of the first key is connected to the output of the comparator of the highest category, and the control circuit of each subsequent key is connected to the output of the comparator of the subsequent discharge; contains a group of voltage adders, the number of which is one less than the number of comparators, the output of the first adder is connected to the second input of the low-order comparator, and the output of each subsequent adder is connected to the second input of the next discharge comparator, the number of adder inputs connected to the comparator with A> ordinal number is equal to the difference between the number of bits of the converter and the serial number of the comparator; the first input of the adder with the kth serial number is connected to the output contact of the first key, each subsequent input of the kth adder is connected to the output of the subsequent key, and the last input of the kth adder is connected to the output of the voltage sources block with the kth serial number; the second input of the senior discharge comparator is connected to the output of the senior discharge of the source block stresses.
5. Параллельный аналого-цифровой преобразователь динамического типа, содержащий группу компараторов, количество п которых равно разрядности двоичного кода, представляющего преобразуемое аналоговое напряжение в цифровом виде, упорядоченных по порядку номеров разрядов двоичного кода так, что некоторый A:-ый компаратор формирует A>ый разряд выходного кода; к первому входу компаратора старшего разряда подключен источник входного напряжения, а к первому входу каждого к-τо компаратора подключен выход матрицы двоично-взвешенных резисторов, количество ветвей в которой для &-гo компаратора равно разности между количеством разрядов преобразователя и порядковым номером компаратора; ветви каждой матрицы упорядочиваются по возрастанию сопротивлений резисторов так, что каждый последующий резистор в два раза больше предыдущего, к базовому резистору матрицы, имеющему наименьшее сопротивление, подключен источник входного сигнала, отличающийся тем, что преобразователь содержит источник опорного напряжения и группу двухтактных электронных ключей, количество которых на единицу меньше количества компараторов, одноименные входы ключей подключаются к общей нулевой точке, вторые входы ключей подключаются к источнику опорного напряжения; к выходу каждого компаратора, кроме компаратора младшего значащего разряда, подключается цепь управления двухтактным электронным ключом, к выходу электронного ключа, управляемого компаратором старшего разряда, подключаются резисторы двоично-взвешенных цепей, сопротивления которых в два раза больше сопротивлений базовых резисторов этих цепей, к выходу каждого электронного ключа, управляемого компаратором последующего разряда, подключаются последующие резисторы каждой матрицы, в соответствии с увеличением их сопротивления, вторые входы компараторов соединяются и на них подается, через делитель, напряжение равное половине опорного напряжения. 5. A parallel analog-to-digital converter of a dynamic type containing a group of comparators, the number of which is equal to the bit depth of a binary code representing the converted analog voltage in digital form, ordered in order of the bit numbers of the binary code so that some A: th comparator forms A> output code bit; an input voltage source is connected to the first input of the senior-level comparator, and the output of a matrix of binary-weighted resistors is connected to the first input of each k-τo comparator, the number of branches in which for the & -go comparator is the difference between the number of bits of the converter and the serial number of the comparator; the branches of each matrix are ordered by increasing the resistances of the resistors so that each subsequent resistor is two times larger than the previous one, an input signal source is connected to the base resistor of the matrix having the least resistance, characterized in that the converter contains a reference voltage source and a group of push-pull electronic keys, the number which are one less than the number of comparators, the same key inputs are connected to a common zero point, the second key inputs are connected to the source of supports voltage; to the output of each comparator, except for the least significant digit comparator, a push-pull electronic key control circuit is connected, to the output of an electronic key controlled by the senior discharge comparator, resistors of binary-weighted circuits, the resistances of which are twice as many as the resistances of the base resistors of these circuits, are connected to the output of each an electronic key controlled by a comparator of the subsequent discharge, the subsequent resistors of each matrix are connected, in accordance with an increase in their resistance, the second ode comparators are connected and are supplied, through a divider, a voltage equal to half the reference voltage.
PCT/RU2009/000633 2008-12-23 2009-11-19 Dynamic-type parallel analog-digital converter WO2010074601A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
RU2008150663/09A RU2389133C1 (en) 2008-12-23 2008-12-23 Parallel analog-digital converter of dynamic type (versions)
RU2008150663 2008-12-23

Publications (1)

Publication Number Publication Date
WO2010074601A1 true WO2010074601A1 (en) 2010-07-01

Family

ID=42287981

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/RU2009/000633 WO2010074601A1 (en) 2008-12-23 2009-11-19 Dynamic-type parallel analog-digital converter

Country Status (2)

Country Link
RU (1) RU2389133C1 (en)
WO (1) WO2010074601A1 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2523950C1 (en) * 2013-04-23 2014-07-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Digital-to-analogue converter
RU2569809C1 (en) * 2014-12-08 2015-11-27 Федеральное государственное казенное военное образовательное учреждение высшего профессионального образования "Военный учебно-научный центр Военно-воздушных сил "Военно-воздушная академия имени профессора Н.Е. Жуковского и Ю.А. Гагарина" (г. Воронеж) Министерства обороны Российской Федерации Device of conveyor analogue-to-digital conversion
RU2618903C1 (en) * 2016-02-25 2017-05-11 Закрытое акционерное общество "Промсервис" Analog-to-digital conversion method
RU2018102813A (en) * 2018-01-25 2019-07-25 Соколовский Михаил Ефимович METHOD FOR PRODUCING A DIGITAL ANALOGUE CONVERTER
WO2019147167A1 (en) * 2018-01-25 2019-08-01 СОКОЛОВСКИЙ, Михаил Ефимович Digital-to-analog converter
RU2691588C1 (en) * 2018-09-27 2019-06-14 Федеральное государственное бюджетное образовательное учреждение высшего образования "Поволжский государственный технологический университет" Analogue-to-digital and digital-to-analogue conversion method with non-uniform amplitude quantisation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU769731A1 (en) * 1978-10-11 1980-10-07 Институт Электроники И Вычислительной Техники Ан Латвийской Сср Parallel analogue-digital converter
SU1332533A1 (en) * 1986-03-25 1987-08-23 Институт теплофизики СО АН СССР Parallel analog-to-digital converter
SU1481883A1 (en) * 1987-10-09 1989-05-23 Предприятие П/Я Г-4322 Parallel analog-to-digital converter
US5959855A (en) * 1996-02-28 1999-09-28 Fuji Electric Co., Ltd. Voltage control with feedback utilizing analog and digital control signals
RU2204884C1 (en) * 2002-03-29 2003-05-20 Государственное образовательное учреждение высшего профессионального образования Самарский государственный технический университет Analog-to-digital converter

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU769731A1 (en) * 1978-10-11 1980-10-07 Институт Электроники И Вычислительной Техники Ан Латвийской Сср Parallel analogue-digital converter
SU1332533A1 (en) * 1986-03-25 1987-08-23 Институт теплофизики СО АН СССР Parallel analog-to-digital converter
SU1481883A1 (en) * 1987-10-09 1989-05-23 Предприятие П/Я Г-4322 Parallel analog-to-digital converter
US5959855A (en) * 1996-02-28 1999-09-28 Fuji Electric Co., Ltd. Voltage control with feedback utilizing analog and digital control signals
RU2204884C1 (en) * 2002-03-29 2003-05-20 Государственное образовательное учреждение высшего профессионального образования Самарский государственный технический университет Analog-to-digital converter

Also Published As

Publication number Publication date
RU2389133C1 (en) 2010-05-10

Similar Documents

Publication Publication Date Title
US6600437B1 (en) High resolution, high speed, low power switched capacitor digital to analog converter
US7199746B1 (en) Method for search and matching of capacitors for a digital to analog converter of an SAR analog to digital converter
US8310388B2 (en) Subrange analog-to-digital converter and method thereof
US6373423B1 (en) Flash analog-to-digital conversion system and method with reduced comparators
EP1741190B1 (en) Method to improve error reduction in a digital-to-analog converter and digital-to-analog converter in which this method is applied
WO2010074601A1 (en) Dynamic-type parallel analog-digital converter
EP3447921B1 (en) Hybrid successive approximation register analog to digital converter
WO1995011551A1 (en) Sub-ranging analog-to-digital converter
US6137430A (en) Mismatch noise shaper for DAC-SUBDAC structures
US5627537A (en) Differential string DAC with improved integral non-linearity performance
US8542144B2 (en) Analog to digital converter
US6507296B1 (en) Current source calibration circuit
TW201414211A (en) Successive approximation analog to digital converter and method thereof
US5581255A (en) Embedded subranging analog to digital converter
US7259706B2 (en) Balanced dual resistor string digital to analog converter system and method
US8872687B1 (en) Digital to analog converting method and converter insensitive to code-dependent distortions
JP2005348419A (en) Digital-to-analog converter and digital-to-analog converting method
CN101179273B (en) Analog-digital convertor
US6847322B2 (en) Sequential comparison type AD converter and microcomputer
EP0681372B1 (en) Digital-to-analog conversion circuit and analog-to-digital conversion device using the circuit
US4668936A (en) Untrimmed 12 bit monotonic all capacitive A to D converter
US7375671B1 (en) Systems and methods for reducing transient errors on digital to analog converters (DACs) deglitcher
JP4630488B2 (en) Digital / analog conversion circuit
CN112825485B (en) Continuous asymptotic analog-to-digital converter and reference ripple suppression circuit thereof
JPH0969775A (en) Buried subranging analog-to-digital converter

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09835329

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09835329

Country of ref document: EP

Kind code of ref document: A1