SU771662A1

SU771662A1 - Converter of binary code into binary-decimal code with scaling

Info

Publication number: SU771662A1
Application number: SU782702975A
Authority: SU
Inventors: Владимир Леонидович Кудрявцев; Николай Зиновьевич Семенюк; Виталий Давыдович Смородинский; Лев Айзикович Файнберг
Original assignee: Предприятие П/Я В-2431
Priority date: 1978-12-27
Filing date: 1978-12-27
Publication date: 1980-10-15

Description

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении устройств для преобразования информации с учетом масштабов.The invention relates to the field of automation and computer technology and can be used in the construction of devices for converting information based on scale.

Известен преобразователь кодов с масштабированием [1], содержащий элемент И, двоич- ⁵ный счетчик, выходной счетчик, дешифратор, элемент запрета и формирователь, причем первый вход элемента И подключен к входу тактовых импульсов, а второй вход к выходу дешифратора, выходы двоичного счетчика соединены со входами дешифратора и формирователя, выход элемента И подключен к счетному входу выходного счетчика и через элемент запрета ко входному счетчику.A known code converter with scaling [1], containing an AND element, a binary ⁵ counter, an output counter, a decoder, a prohibition element and a shaper, the first input of an AND element connected to a clock input, and the second input to a decoder output, binary counter outputs connected to the inputs of the decoder and the driver, the output of the And element is connected to the counting input of the output counter and through the prohibition element to the input counter.

Недостаток такого преобразователя состоит в невысокой точности преобразования и невозможности преобразования кодов с различными масштабами.The disadvantage of such a converter is the low accuracy of the conversion and the inability to convert codes with different scales.

Наиболее близким по технической сущности и схемному решению является преобразователь двоичного кода в двоично-десятичный с масштабированием [2], содержащий регистр входного числа, первый дешифратор, элемент И, выход2 ной счетчик, счетный вход которого соединен с выходом элемента И. Кроме того, известный преобразователь содержит два управляемых делителя частоты и регистры делимого и делителя масштабного коэффициента.The closest in technical essence and circuit design is a binary to binary decimal converter with scaling [2], containing an input number register, a first decoder, an And element, an output counter, the counting input of which is connected to the output of an I. element. In addition, the well-known the converter contains two controlled frequency dividers and the dividend register and the scale factor divider.

Недостаток этого преобразователя состоит в большом объеме аппаратуры и невысоком быстродействии.The disadvantage of this converter is a large amount of equipment and low speed.

Цель изобретения - упрощение преобразователя и повышение быстродействия.The purpose of the invention is to simplify the Converter and improve performance.

Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный с масштабированием, содержащий регистр входного числа, первый дешифратор, элемент И , выходной счетчик, счетный вход которого соединен с выходом элемента И, дополнительно введены двб схемы сравнения, генератор псевдослучайных чисел, коммутатор, блок хранения констант, второй дешифратор, элемент задержки, выходной регистр, вход выбора масштаба преобразователя соединен со входами второго дешифратора, выходы которого соединены с информационными входами коммутатора, управляющие входы которого соеди йены с выходами блока хранения констанг, вход генератора псевдослучайных чисел соединен с первыми входами первой и второй схемы сравнения и входом тактовых импульсов преобразователя, первая группа выходов генератора псевдослучайных чисел соединена с первой группой входов первой схемы сравнения и входами первого дешифратора, вторая группа входов генератора псевдослучайных чисел соединена с первой группой входов второй схв мы сравнения, вторые группы входов первой и второй схем сравнения подключены к выходам регистра входного числа и выходом коммутатора соответственно, выходы обеих схем сравнения соединены с соответствующими входами элемента И, выход первого дешифратора ¹⁵соединен с- входом записи выходного регистра и через элемент задержки с входом сброса выходного счетчика, выходы которого подключены ко входам выходного регистра.This goal is achieved by the fact that in the binary-to-decimal binary code converter with scaling, containing the input number register, the first decoder, the And element, the output counter, the counting input of which is connected to the output of the And element, two additional comparison circuits, a pseudo-random number generator are introduced, a switch, a storage unit for constants, a second decoder, a delay element, an output register, an input for selecting the scale of the converter is connected to the inputs of the second decoder, the outputs of which are connected to the information moves of the switch, the control inputs of which are connected to the outputs of the constant storage unit, the input of the pseudo-random number generator is connected to the first inputs of the first and second comparison circuits and the input of the converter clock pulses, the first group of outputs of the pseudo-random number generator is connected to the first group of inputs of the first comparison circuit and the inputs of the first decoder, the second group of inputs of the pseudo random number generator is connected to the first group of inputs of the second comparison circuit, the second group of inputs of the first and second circuits neniya connected to the outputs of the input register and the output switch, respectively, the outputs of the two comparison circuits are connected to respective inputs of AND gates, the output of the first decoder ¹⁵ is connected to the c input of the output register and recording through a delay element output to the input of the counter reset, the outputs of which are connected to the inputs of the output register.

На чертеже показана блок-схема предлагаемо- ²⁰го преобразователя.The drawing shows a block diagram of the proposed ^20th converter.

Она содержит регистр 1 входного числа (Рг1), первую схему сравнения 2 (СС1), генератор 3 псевдослучайных чисел (ГПС4), вторую схему сравнения 4 (СС2), коммутатор 5, блок хранения 6 констант, второй дешифратор 7 (Дш2), элемент И 8, первый дешифратор 9 (Дш1), элемент задержки 10, выходной регистр 11, выходной счетчик 12 (Сч),'вход 13 тактовых импульсов, вход 14 выбора масштаба.It contains register 1 of the input number (Pr1), the first comparison scheme 2 (CC1), the pseudo-random number generator 3 (GPS4), the second comparison circuit 4 (CC2), switch 5, the storage unit 6 constants, the second decoder 7 (Dsh2), element And 8, the first decoder 9 (Дш1), delay element 10, output register 11, output counter 12 (MF), input 13 clock pulses, input 14 select scale.

Предлагаемое устройство состоит из регистра 1 и 11 для хранения входных и выходных величин, схем сравнения 2, 4, генератора 3 псевдослучайных чисел (в виде сдвигового регистра с обратной связью по mod2) для пре- ³⁵образования входного числа и масштабной константы в псевдослучайную последовательность, второго дешифратора 7, коммутатора 5, блока хранения констант 6 для выбора масштаба преобразования, элемента И 8, осуществляемого ⁴⁰умножение входного числа на масштабный множитель, выходного счетчика 12, подсчитывающего количество импульсов на выходе элемента И 8 за период генератора 3, дешифратора 9 и элемента 10 задержки , осуществляющих синхрони- ⁴⁵зацию работы устройства.The proposed device comprises register 1 and 11 for storage of input and output variables, comparison circuits 2, 4, pseudo-random number generator 3 (in the form of a shift register with feedback mod2) for pre- formation ³⁵ and the input scale number in the pseudorandom sequence is constant, second decoder 7, a switch 5, constants storage unit 6 to select a conversion scale member 8 and implemented by multiplying the input ⁴⁰ of the scaling factor, the output of the counter 12 counts the number of pulses on vyho e AND gate 8 for the period of the generator 3, the decoder 9 and a delay element 10, carrying ⁴⁵ zatsiyu synchronized operation.

Преобразователь работает следующим образом.The converter operates as follows.

Двоичное входное число N], хранимое в регистре 1, с помощью генератора 3 псевдослучай- ⁵⁰ных чисел преобразуется на выходе схемы сравнения 2 в моменты тактовых импульсов в псевдослучайную последовательность импульсов по правилу:The binary input number N], stored in register 1, is converted by the generator 3 of pseudo-random numbers ⁵⁰ at the output of the comparison circuit 2 at the moments of clock pulses into a pseudo-random sequence of pulses according to the rule:

Ρ^Νι) = 1 если<Рг!7 > <ГПСЧ>_/< ; ⁵⁵ Ρ ^ Νι) = 1 if <Pr! 7><PRNG> _/ <; ⁵⁵

P^Nj) =0если<1’г17 < <ГПСЧ> ;P ^ Nj) = 0 if <1’d17 <<PRNG>;

где Pj(Nj) - вероятность появления единицы на выходе схемы сравнения 2. Под вероятностьюwhere Pj (Nj) is the probability of a unit appearing at the output of the comparison circuit 2. Under the probability

I/ 'Р понимается Р- —, где К - число импульсов, М ~ число тактов;I / 'P is understood to be P-, where K is the number of pulses, M is the number of ticks;

<Рг Р - содержимое регистра 1;<Rg P - the contents of the register 1;

<ГПСЧ>- содержимое генератора 3 псевдослучайных чисел в i-ом такте.<PRNG> - contents of the generator of 3 pseudo-random numbers in the i-th cycle.

По такому же правилу в псевдослучайную последовательность на выходе схемы сравнения 4 преобразуется масштабный множитель К, выбранный с помошью дешифратора 7 и коммутатора 5 из блока хранения констант 6.According to the same rule, a scale factor K, selected with the help of a decoder 7 and switch 5 from the constant storage unit 6, is converted into a pseudo-random sequence at the output of the comparison circuit 4.

Две псевдослучайные последовательности перемножаются на элементе И 8. Интегрирование последовательности импульсов с выхода элемента И 8 за время периода М генератора 3 псевдослучайных чисел осуществляется счетчиком 12. Результат интегрирования переписывается по сигналу от дешифратора 9 в регистр 11, а счетчик 12 обнуляется.Two pseudo-random sequences are multiplied by the element And 8. Integration of the pulse sequence from the output of the element And 8 during the period M of the pseudo-random number generator 3 is carried out by the counter 12. The integration result is copied by the signal from the decoder 9 to register 11, and the counter 12 is reset.

Для повышения точности преобразования разрядность η генератора псевдослучайных чисел выбирается больше разрядности входного числа. В этом случае ошибка преобразования равна ± , где М = 2 ^м - 1.To increase the accuracy of the conversion, the bit depth η of the pseudo random number generator is selected to be greater than the bit width of the input number. In this case, the conversion error is ±, where M = 2 ^m - 1.

/V4 4 4/ V4 4 4

Например, пусть η = 11, где М = 2 - 1 = = 2047, и пусть входное 9-ти разрядное число N1 = 287 должно соответствовать значению 3,62 в десятичном (двоично-десятичном) коде. Число Ν) = 287 записывается в старшие разряды регистра 1. Учитывая, что генератор 3 псевдослучайных чисел за период формирует все числа от 1 до 2047 по одному разу, получим, что P(Nj = 287) = = 0,561. Числу 3,62 в трехразрядном десятичном коде соответствует вероятность P(Nj = 3,62)-~|= 0,362. Таким образом, получаем, что для’данного преобразования масштабный множитель должен быть Р(К) = = = 0,645, или же = 10100101001.For example, let η = 11, where M = 2 - 1 = 2047, and let the input 9-bit number N1 = 287 should correspond to the value of 3.62 in the decimal (binary decimal) code. The number Ν) = 287 is written in the upper digits of register 1. Given that the generator of 3 pseudo-random numbers for the period forms all the numbers from 1 to 2047 once, we get that P (Nj = 287) = 0.561. The number 3.62 in a three-digit decimal code corresponds to the probability P (Nj = 3.62) - ~ | = 0.362. Thus, we get that for this transformation, the scale factor should be P (K) = = = 0.645, or = 10100101001.

Расширение функциональных возможностей достигается тем, что благодаря наличию блока хранения констант возможно преобразование двоичных кодов с различными масштабами.The expansion of functionality is achieved by the fact that due to the presence of a constant storage unit, binary codes with different scales can be converted.

Claims

The invention relates to the field of automation and computer technology and can be used in the construction of devices for the conversion of information, taking into account the scale. A known converter of codes with scaling 1, containing the element I, a binary counter, an output counter, a decoder, a prohibition element and a driver, the first input of the element I connected to the clock input, and the second input to the output of the decoder, the outputs of the binary counter connected to the inputs of the decoder and the former, the output of the AND element is connected to the counting input of the output counter and the prohibition element to the input counter. The disadvantage of such a converter is the low accuracy of the conversion and the impossibility of converting codes with different scales. . The closest in technical essence and circuit design is a binary-to-binary binary code converter with scaling 2, containing the input number register, the first decoder, the AND element; output counter, the counting input of which is connected to the output of the element I. In addition, the known converter contains two controlled frequency dividers and registers of the dividend and the scale factor divider. The disadvantage of this Converter is a large amount of equipment and low speed. The purpose of the invention is to simplify the converter and increase the speed. The goal is achieved by the fact that in the binary to decimal binary converter with scaling, containing the input number register, the first decoder, the AND element, the output counter, the counting input of which is connected to the output of the AND element, two additional comparison schemes are introduced, a pseudo-random number generator , switch, storage unit of constants, second decoder, delay element, output register, scale selector switch input 5 is connected to inputs of second decoder, outputs of which are connected to information the inputs of the switch, the control inputs of which are connected to the outputs of the storage unit of constants, the input of the pseudo-random number generator is connected to the first inputs of the first and second comparison circuit and the input of the converter clock, the first group of outputs of the pseudo-random number generator is connected to the first group of inputs of the first comparison circuit and the inputs of the first the second group of inputs of the pseudo-random number generator is connected to the first group of inputs of the second comparison circuit, the second groups of inputs of the first and second circuit comparisons are connected to the outputs of the input number register and the switch output, respectively, the outputs of both comparison circuits are connected to the corresponding inputs of the element I, the output of the first decoder is connected to the input of the output register and through the delay element to the reset input of the output counter, the outputs of which are connected to the output of the output register. The drawing shows a block diagram of the proposed converter. It contains the input number register 1 (Pr1), the first comparison circuit 2 (CC1), the generator of 3 pseudo-random numbers (GPS4), the second comparison circuit 4 (CC2), the switch 5, the storage unit 6 of constants, the second decoder {DS2), the element And 8, the first decoder 9 (D1), delay element 0, output register I, output counter 12 (MF), input 13 clock pulses, input 14 of the scale. The proposed device consists of a register 1 and 11 for storing input and output values, comparison circuits 2, 4, a pseudorandom number generator 3 (as a shift register with modulo 2 feedback) for converting the input number and a mashigb constant into a pseudo-random sequence, the second decoder 7, switch 5, unit of storage of constants 6 for selecting the scale of transformation, element 8, multiplying the input card by the scale factor, output counter 12, counting the number of pulses per output AND gates 8 for the period of oscillator 3, the decoder 9 and the delay element 10 is carried constituents synchronization operation. The Converter operates as follows. The binary input number NI, stored in register I, is converted by the generator of 3 pseudo-random numbers at the output of the comparison circuit 2 to the moments of clock pulses into a pseudo-random sequence of pulses according to the rule: Pj (N,) 1 ecjiH PrlV; Pj (N,) О if Pr1 "PRNG; where P: {NI) is the probability of occurrence of a single at the output of the comparison circuit 2. By probability 4 P is meant P-: r K is the number of pulses, M is the number of ticks; 4Rg - the contents of register 1; the contents of the generator 3 pseudo-random numbers in the i-th cycle. By the same rule, the pseudo-random sequence at the output of the comparison circuit 4 converts the scale factor K selected using the decoder 7 and the switch 5 from the storage unit of the constants 6. The two pseudo-random sequences are multiplied by the element AND 8. Integration of the sequence of pulses from the output of the element And 8 over time the period M of the pseudo-random number generator 3 is performed by the counter 12. The result of the integration is copied by the signal from the decoder 9 into the register 11, and the counter 12 is zeroed out. To improve the accuracy of the conversion, the bit size n of the pseudo-random number generator is chosen to be larger than the width of the input number. In this case, the conversion error is ±, where M 2 is 1. For example, suppose n 11, where M is 1 2047, and let the input 9-bit NI 287 be equal to 3.62 in decimal (binary-dec tichny) code. The number Nj 287 is written to the high bits of register 1. Taking into account that the generator of 3 pseudo-random numbers for the period generates all the numbers from 1 to 2047 once, we get P (Nj 287) 0.561. The number 3.62 in a three-bit decimal code corresponds to the probability P (Ni 3.62) - | 0.362. Thus, we find that for this transformation the scale factor must be P (K) 0.645, or 10100101001. The functionality is enhanced by the fact that a constant storage unit can convert binary codes with different scales. Formula of the invention The binary code converter in binary with scaling, containing the input number register, the first decoder, the AND element, the output counter, the counting input of which is connected to the output of the AND element, which is so significant that To simplify and speed up the converter, two comparison schemes are introduced into it, pseudo-generator of one numbers, switch, constant storage unit, second decoder, delay element, output register, converter scaling input, connected to the inputs of the second, third decoder, whose outputs are connected 577 with the information inputs of the switch, the control inputs of which are connected to the outputs of the storage unit of constants, the input of the pseudo-random number generator is connected to the first inputs of the first and second comparison circuits and in the converter clock clock, the first group of pseudo-random number generator outputs is connected to the first group of inputs of the first comparison circuit and the inputs of the first decoder, the second group of pseudo-generator outputs of additional random numbers is connected to the first group of inputs of the second comparison circuit, the second groups of inputs of the first and second comparison circuits connected to the outputs of the input number register and the outputs of the switch, respectively, the outputs of the comparison circuits are connected to the corresponding inputs of the AND element, the output of the first decoder with It is connected with the input of the output register and through the delay element with the output of the output counter, the outputs of which are ps, connected to the output of the first register Sources of information taken into account during the examination 1. USSR author's certificate No. 451990, cl. G 06 F 5/02, 1974.

2. Author's certificate of the USSR according to the application N 2626928, cl. G 06 F 5/02, 1975.