SU421007A1 - Двоично-десятичный сумматор - Google Patents
Двоично-десятичный сумматорInfo
- Publication number
- SU421007A1 SU421007A1 SU1764028A SU1764028A SU421007A1 SU 421007 A1 SU421007 A1 SU 421007A1 SU 1764028 A SU1764028 A SU 1764028A SU 1764028 A SU1764028 A SU 1764028A SU 421007 A1 SU421007 A1 SU 421007A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- decade
- inputs
- circuits
- shift
- binary
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Ивобретввие относитс ;к вычислмтельтюй теХНИ ке и может быть иополызоваио IB специализирова-нных вычислительных (машинах, например , IB цифровых системах программного yiHipавлени движение м.
И ест н ы 2 дв о и Ч1Н о -д ес тичН ы е сумма то р ы «а-ка-плишающего типа, lcoдeipжaш,:иe двоичнодес ти ч1ные декады, соединенные между собой переноса, цепью циклического переноса и имеющие внутри декад цепи 1кор;рекций, обладают о-пращиченньши функ|Циональными
В031МО ЖНОСТЯМИ.
В предлагаемый сумматор, с целью расширени фуекциойальных возможиостей, в каждую декаду дополнительно введены триггер и схемы совпадени , причем выходы линий заде|ржек каждой декады суммато1ра соединены непосредственно с первой группой схем совпадени , управл ющие входы которых подключены к шипе сдвига влево, и через инверторы, за исключением выхода .младшего разр да каждой декады, ко второй группе схем сопадеНи , управл ющие 1входы которых подключены к шине сдвига вп1раво, выходы первой Г|руппы схем союпадени соединены со входами одноименных двоичных разр дов данной декады сумматора, а выходы второй группы схем совпаде НИ соединены со (входами первых трех младших разр дов данной декады, выходы линий , задержек младших разр дов всех декад.
кроме первой, и з ако13ого разр да соединены со входами одной и через инвертор другой схем совпадени , входы которых подсоединены к шине сдвига вправо, а выходы, подключены соответственно к еди-ничному и нулевому входам триггера данного разр да, единичный выход которого .соединен со входами двух схем совпадени , вторые входы которых подключены к шине коррекции результата, а выходы соединены со входами первого и третьего ра13р дов предыдущей младшей декады, выход линии задержки младшего разр да калсюй декады сум1матора подключен через одну схему совпадени , другой вход которой соединен
с шиной сдвига вправо, инвертор и другую схему совпадени , управл ющей вход которой соединен с шиной переноса младшей декады, к шине переноса собственной декады.
На чертеже представлена функциональна схема предлагаемого двоично-дес тичного сумматора накапливающего типа, на котором можно осуществить реверсивный сдвиг.
Функциональна схема включает п двоичнодес тичных декад 1 сумматора с цеп мд переноса и цепью циклического переноса, элементы 2 задержки, собирательные схемы 3, схемы 4-11 совпадени , инверторы 12-14 и триггеры 15с раздельными входами. Дл осуществлени суммировани служат входы 16 схем 4 совпадени , вторые входы .которых объедин ютс па BceiM декадам общей шиной 17. Дл сдвига iB.ieiBo выход 18 каждого двоичного раз1р да декад cyixiaiaTOipa, включа знаковый , чорез элемент 2 задермски, схемы 5 совпадеши и соби|рательные . 3 подключен на вход 19 этого же двои4|ного разр да декады .сумматора. Входы 20 схем 5 совпадени объединены общей .шииой 21. Дл сдвига вправо выход 18 каждого двоичного |ра:з1р да де:кад 1 ,оуммато|ра, за исключением младшего двоич-ного разр да каждой декады , -через элемент 2 задержки, инверторы , 12, юхемы 6 .еоипа.дени и соби|рательные схемы 3 подключен ко входу 19 предыдущего младшего двоичаю го разр да дайной декады. Входы 22 схем 6 совпадени и входы 23 собирательных схем 3 объеди-н ютс общей щиной 24. Выход 18 младщих разр дов каждой декады i4epe3 элемент 2 заде|ржки, схемы 7 сов.надеии , .вторые входы |кото1рых объединены общей шипой 24, через инверторы 13 подключен ко входу схемы 8 совиадени , выход -которой подключен ,к mmie nepemoca собст1ве.Н1Ной декады . Ко входу 25 схемы 8 совпадени подключена .шипа .neipeiHOca младшей декады. Кроме того, выход 18 младшего разр да каждой декады, за исключением самой младшей , и выход 18 знакового разр да через элемент 2 задержки соединен со входом схемы 9 совпадени и через инвертор 14 - со входом схемы 10 совпадени . Вторые входы схем 9, 10 совпадени объединены между собой по всем декадам сумматора шиной 24. Выходы схем 9, 10 совпадени подключены к «единичному и «нулевому входам триггера 15. Выход 26 триггера 15 через схему 11 совпадени и собирательные схемы 3 соединен со входами 19 первого и третьего двоичных разр дов предыдущей младшей декады. Вторые входы схем 11 совпадени объединены общей шиной 27 по всем декадам сумматора. Услройство работает .следую.ши1М образом. Суммирование осущес-пвл етс обычным отособОМ. В лервый такт 1на шину 17 поступа€1 сигн-ал сложени , управл ющий процессом суммироваии со.де|рж:имаго сумматора с .значением слагаемОГО, пода.нпого на входы 16 су1м;матора. Во второй та.кт па шину 28 поступает сигнал коррекции, осуществл ющиш .коррекцию |результата сумвдировапи . Сдвиг 1влево основан на тОМ, что содаржимое сумматора складываетс со своим ,же 31начанием , которое с выходов 18 каждого двоичного разр да сулиматора подаетс -на входы 19 этих же разр дов. В результате в сумматоре получаетс удвоенное значение предыдущего содержи1мого сумматора, т., е. осуществл етс сдвиг влево на 1 двоичный разр д. Управление сдвигОМ влево осущест1вл етс подачей сигнала иа шину 2il с последуюшей коррекцией результата сигналом по шице 28. Количество сдвигов опре.дел етс .количеством повторени описаеной операции. 5 10 15 20 25 30 35 40 45 50 55 60 65 При сдвиге вправо :на один двоичный разр д сумматор работает следующим образо1М. Вначале осу.ществл -епс сдвиг вправо на один двоичный разр д в каждой декаде без учета св зи между декада:М1И. Затем KOippeKтируетс результат этого сдвига путем подачи сигнала на первый и третьий двоичные разр ды тех декад, дл которых младщий двоичный разр д последующей старшей декады находилс до сдвига в «единице. Управление сдвигом вправо осуществл етс подачей сигнала сдвига вправо на шину 24 с последующей коррекцией результата сдвига сигналом коррекции при сдвиге вправо по шине 27. Количество сдвигов определ етс количеством повторени онисанной операции. Аналогичным обра.зом -на .дан ом сумматоре осуществл етс реверсивный сдвиг и чисел, представленпых в обратном «оде, т. е. в «оде дополнительном до , где п - число декад су.мматора. ТаКИ1м об|разом, предлагаемый двоичио-деСЯТИЧ1НЫЙ сум1мато|р 1поз вол ет, кроме операции суммировани , производить операции реверси .впого сдвига на необходимое количество разр дов, что расшир ет его функцисинальные ВОЗ|МОЖ1НОСТИ. Предмет изобретени Двоично-дес тичный сумматор, содержаш ,ий двоично-дес тичные декады, выходы разр дов которых подключены ;ко входам соответствующих линий задержек, отличающийс тем, что, с целью расширени функцнональных воз можностей, в «его в каждую де.каду дополнителыно введены и схемы совиадени , причем выходы линий задержек каждой декады сум-матора соединены непосредственно с пгрвой группой схем .совладени , управл ющие входы жоторых оодключ-е-ны к шине сдвига влево, и через инверто(ры, за исключением выхода младшего разр да каждой декады, к второй группе, схем совпадени , управл юшие входы которых нодключены к шине сдвига вправо, выходы первой группы схем совпадени соединены cd входам .и одноименных двоичных разр дов данной декады сумматора, а выходы второй группы схем совпадени соединены со входами первых трех младших разр дов данной декады, выходы линий задержек младших разр дов всех декад, кроме первой, и знакового разр да соединены со входами одной и через инвертор другой схем совпадени , входы которых подсоединены к ш.ине сдвига вправо, а выходы подключены соответственно к единичному и нулевому входам триггера данного разр да, единичный выход которого соединен со входами двух схем совпадени , вторые входы которых подключены к шине коррекции результата , а выходы соединены со входами первого и третьего разр дов предыдущей младшей декады , выход линии задержки младшего разр да каждой декады сумматора подключен через одну схему совпадени , другой вход которой 5 соединен с шиной сдвига вправо, инвертор и другую схему совпадени , управл ющий вход 6 которой соединен с шиной переноса младшей декады, к шине переноса собственной декады.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1764028A SU421007A1 (ru) | 1972-03-28 | 1972-03-28 | Двоично-десятичный сумматор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1764028A SU421007A1 (ru) | 1972-03-28 | 1972-03-28 | Двоично-десятичный сумматор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU421007A1 true SU421007A1 (ru) | 1974-03-25 |
Family
ID=20507966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1764028A SU421007A1 (ru) | 1972-03-28 | 1972-03-28 | Двоично-десятичный сумматор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU421007A1 (ru) |
-
1972
- 1972-03-28 SU SU1764028A patent/SU421007A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU421007A1 (ru) | Двоично-десятичный сумматор | |
SU375646A1 (ru) | Параллельный накапливающий сумматор | |
SU758152A1 (ru) | УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДЕСЯТИЧНЫХ ЧИСЕЛ0.,758152(51)М. Кл.3 С 06 Р 7/52 (53) УДК 681.327 (088.8) | |
SU744546A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный код | |
SU771660A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU788104A1 (ru) | Преобразователь кода гре в параллельный двоичный код | |
SU884151A1 (ru) | Счетчик импульсов | |
SU577528A1 (ru) | Накапливающий сумматор | |
SU763889A1 (ru) | Устройство дл выделени максимального из чисел | |
SU1417010A1 (ru) | Устройство дл делени чисел | |
SU363119A1 (ru) | Регистр сдвига | |
SU409222A1 (ru) | Устройство для умножения | |
SU455340A1 (ru) | Двоичный сумматор накапливающего типа | |
SU972503A1 (ru) | Конвейерное устройство дл вычислени цепных дробей | |
SU512469A1 (ru) | Устройство дл делени двоичных чисел с фиксированной зап той | |
SU777825A1 (ru) | Счетчик импульсов | |
SU1266009A1 (ru) | Устройство дл формировани интегральных характеристик модул рного кода | |
SU760090A1 (ru) | Арифметическое устройство1 | |
SU1208550A1 (ru) | Двоично-дес тичный сумматор | |
SU686030A1 (ru) | Устройство дл сложени в избыточной двоичной системе счислени | |
SU403073A1 (ru) | Двухтактный двоичный счетчик | |
SU1478212A1 (ru) | Устройство дл делени | |
SU805307A1 (ru) | Множительно-сдвиговое устройство | |
SU705689A1 (ru) | Счетчик | |
SU1388995A1 (ru) | Устройство дл преобразовани двоичных чисел в двоично-дес тичные и обратно |