SU1767498A2 - Устройство дл делени - Google Patents

Устройство дл делени Download PDF

Info

Publication number
SU1767498A2
SU1767498A2 SU904839568A SU4839568A SU1767498A2 SU 1767498 A2 SU1767498 A2 SU 1767498A2 SU 904839568 A SU904839568 A SU 904839568A SU 4839568 A SU4839568 A SU 4839568A SU 1767498 A2 SU1767498 A2 SU 1767498A2
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
switch
operand
register
Prior art date
Application number
SU904839568A
Other languages
English (en)
Inventor
Александр Леонидович Кушнаренко
Сергей Викторович Дегтярев
Original Assignee
Ташкентский центр научно-технического творчества молодежи "Ешлик"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ташкентский центр научно-технического творчества молодежи "Ешлик" filed Critical Ташкентский центр научно-технического творчества молодежи "Ешлик"
Priority to SU904839568A priority Critical patent/SU1767498A2/ru
Application granted granted Critical
Publication of SU1767498A2 publication Critical patent/SU1767498A2/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изобретение относитс  к вычислительной технике, а именно к арифметическим устройствам дл  реализации множительно- делительных операций, универсальным и специализированным вычислител м. Цель изобретени  - расширение области применени  за счет выполнени  операции возведени  в степень Устройство содержит регистр сдвига первого операнда 1, регистр второго операнда 2, регистр результата 3, сумматор по модулю два 4, блок вычислени  обратной величины 5, сумматор 6, первый коммутатор 7, генератор тактовых импульсов 8, коммутатор разр дов 9, второй коммутатор 10, счетчик показател  степени 11, счетчик разр дов 12, элемент И 13 Первый коммутатор 7 и второй коммутатор 10 устанавливают режим работы устройства (умножение , деление или возведение в степень). Результат работы устройства хранитс  в регистре результата 3, а знак результата формируетс  сумматором по модулю два 4.1 ил,

Description

0100
0100
ООП
0010
0000 0011 (3)
0000 0011
(3)
0000 0011
(3)
0000 0011
(3)
0000 0011 (3)
00001001 (9)
00011011 (27)
0101 0001 (81)
о л.
JT
л
о
о о
л

Claims (1)

  1. Ф о р м у л а и з о б р е т е н и я
    Устройство для деления по авт. св. № 1672440, отличающееся тем, что, с целью расширения области применения за счет выполнения операции возведения в степень, устройство содержит второй коммутатор, счетчика показателя степени, счетчик разрядов, элемент И, причем вход первого операнда устройства соединен с информационным входом регистра первого операнда и с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом 15 регистра результата, вход второго операнда соединён с третьим информационным входом второго коммутатора, выход которого соединен с информационным входом регистра второго операнда, второй вход кода операции устройства соединен с первым управляющим входом второго коммутатора и вычитающим входом счетчика показателя степени, выход которого соединен с первым входом элемента И, второй вход которого 25 соединен с тактовым входом счетчика показателя степени, вторым управляющим входом коммутатора и выходом счетчика разрядов, вход которого соединен с выходом генератора тактовых импульсов, вход 30 показателя степени устройства соединен с информационным входом счетчика показателя степени, выход элемента И соединен с выходом признака окончания вычисления устройства.
    Т_а_б_л_и_д_а__1
    К строки Ν' такта Значение разрядов второго операнда Выход регистра первого операнда Выход регистра результата 3 Выход сумматора 6 1 0000 1100 0000 0000 0 0000 1100 2 1 S запись η 0000 1100 0000 0000 0 0000 1100 3 Т. сдвиг и 0001 1000 0000 0000 0 0001 1000 4 2 S запись 0001 1000 0001 1000 0 ООП 0000 5 1 сдвиг J 0011 0000 0001 1000 0 0100 1000 6 , S запись л 0011 0000 0001 1000 0 0100 1000 7 3 Т сдвиг и 01 1.0 0000 0001 1000 0 0111 1000 8 4 J запись Q ОНО 0000 0001 1000 0 0111 1000 9 Т. сдвиг 1100 0000 0001 1000 0 1101 1000 10 ς J запись 1 1100 0000 1101 1000 1 1001 1000 11 1 сдвиг 1 1000 0000 1101 1000 1 0101 1000 12 6 f запись л 1000 0000 1101 1000 1 0101 1000 13 Т сдвиг и 0000 0000 1101 1000 0 1101 1000 14 7 J запись л 0000 0000 1101 1000 0 1101 1000 15 t сдвиг и 0000 0000 1101 1000 0 1101 1000 16 о f запись л 0000 0000 1101 1000 0 1101 1000 17 О -т 1 сдвиг и 0000 0000 1101 1000 • 0 1101 1000
    Т а_б лица 2
    Ν’ строки Счетчик Регистр Регистр Регистр Выв. Счетчик Выход показателя сдвига второго результата 3 счетн. по- разрядов логич. степени 11 первого операнда 1 операнда 2 казателя степени 11 12 эл-таИ 13
    1 0000 0100 Ьо 00 ООП οοόο ООН 0000 0000 0 0 0 (3) (3) 2 0000 0ЮО 0000 0011 0000 1001 0000 1001 0 л.. 0 . (М (3) (9) (9) 3 0000 ООП 0000 ООП 0001 1011 0001 1011 0 JT 0 (3) (3) (27) . (27) 0000 0010 0000 0011 0101 0001 0101 0001 1 л л (2) (.3) (81) (81)
SU904839568A 1990-06-15 1990-06-15 Устройство дл делени SU1767498A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU904839568A SU1767498A2 (ru) 1990-06-15 1990-06-15 Устройство дл делени

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU904839568A SU1767498A2 (ru) 1990-06-15 1990-06-15 Устройство дл делени

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU1672440 Addition

Publications (1)

Publication Number Publication Date
SU1767498A2 true SU1767498A2 (ru) 1992-10-07

Family

ID=21521125

Family Applications (1)

Application Number Title Priority Date Filing Date
SU904839568A SU1767498A2 (ru) 1990-06-15 1990-06-15 Устройство дл делени

Country Status (1)

Country Link
SU (1) SU1767498A2 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1672440, кл. G 06 F 7/52, 27.03.90. *

Similar Documents

Publication Publication Date Title
US4135249A (en) Signed double precision multiplication logic
SU1767498A2 (ru) Устройство дл делени
US5696713A (en) Method for faster division by known divisor while maintaining desired accuracy
SU1335994A1 (ru) Интегратор с воспроизведением вариаций интеграла
SU1280624A1 (ru) Устройство дл умножени чисел с плавающей зап той
SU642704A1 (ru) Устройство дл вычислени зависимости вида
SU1125619A1 (ru) Устройство дл определени ранга числа
SU817706A1 (ru) Устройство дл делени чисел безВОССТАНОВлЕНи OCTATKA
SU860067A1 (ru) Устройство дл вычислени логарифма числа
SU1264168A1 (ru) Генератор псевдослучайной последовательности
JPS6115233A (ja) 乗算器
SU1024917A1 (ru) Устройство дл воспроизведени экспоненциальной зависимости
SU746506A1 (ru) Арифметическое устройство
SU1728861A1 (ru) Устройство дл выполнени векторно-скал рных операций над действительными числами
SU1064279A1 (ru) Устройство дл делени чисел
SU842830A1 (ru) Коррелометр
SU600575A2 (ru) Логарифмирующее устройство
SU411450A1 (ru)
SU419891A1 (ru) Арифметическое устройство в системе остаточных классов
SU1057942A1 (ru) Устройство дл вычислени функции @ =2 @
SU1481746A1 (ru) Устройство дл делени двоичного кода на (2 @ -1)
SU560229A1 (ru) Устройство дл вычислени элементарных функций
SU851402A1 (ru) Устройство дл сложени
SU1718215A1 (ru) Устройство дл выполнени векторно-скал рных операций над действительными числами
SU987620A1 (ru) Последовательное множительное устройство