SU1741269A1

SU1741269A1 - Преобразователь кода системы счислени с одним основанием в код системы счислени с другим основанием

Info

Publication number: SU1741269A1
Application number: SU904777026A
Authority: SU
Inventors: Олег Николаевич Музыченко
Original assignee: Войсковая часть 31303
Priority date: 1990-01-02
Filing date: 1990-01-02
Publication date: 1992-06-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в системах обработки дискретной информации Цель изобретени - повышение быстродействи . Преобразователь кодов содержит группу блоков 1 преобразовани

Description

w

Ё

2

ю

Os

ю

параллельного кода в последовательности импульсов, группу блоков 2 подсчета единиц в выходном коде, группу блоков 3 формировани переноса и элемент И 4. Функционирование происходит следующим образом. Каждый из блоков 1 преобра- зовани преобразует часть разр дов входного параллельного кода в последовательности импульсов, поступающие на счет- ные входы соответствующего блока 2 подсчета, который-осуществл ет их подсчет. При возникновении переноса в блоке 2 подсчета он сигналом переноса инициирует соИзобретение относитс к вычислительной технике и может быть использовано в системах обработки дискретной информации .

Цель изобретени - повышение быстродействи .

На фиг. 1 представлена структурна схема преобразовател кода системы счислени с одним основанием в код системы счислени с другим основанием; на фиг. 2 - схема преобразовател 12-разр дного двоично-дес тичного кода в двоичный

Преобразователь (фиг. 1) содержит группу 1 блоков 1.1-t.p преобразовани параллельного кода в последовательности импульсов, группу 2 боков 2.1-2.р подсчета единиц в выходном коде, группу 3 блоков 3.1-3.р-1 формировани .переноса, элемент И 4, тактовый вход 5, информационные входы 6.I второй группы, информационные входы 7.) первой группы, информационные выходы 8.1, выход окончани работы 9, вход 10 сброса.

Тактовый вход 5 преобразовател соединен с тактовым входом блока 1.1 преобразовани параллельного кода в последовательности импульсов и тактовыми входами блоков 3.1-3.р-1 формировани переноса, вход сброса 10 соединен с входа-, ми сброса блоков 1.1-1.р преобразовани параллельного кода в последовательности импульсов, блоков 2.1-2-р подсчета единиц в выходном коде, блоков 3.1-3.р-1 формировани переноса, блок 1.1 (I 1р) преобразовани параллельного кода в последовательности импульсов соединен информационными входами с информационными входами 7.I первой группы преобразовател , выходами разр дов - с соответствующими счетными входами группы блока 2.I подсчета единиц в выходном коде, а выходом оконответствующий блок 3 формировани переноса , который на следующем такте блокирует подачу тактового импульса на тактовый вход следующего блока 1 преобразовани и пропускает его на вход переноса следующего блока 2 подсчета. Работа продолжаетс в описанном пор дке до преобразовани всего входного кода, при этом на выходах останова блоков 1 преобразовани по вл ютс единичные сигналы, что вызывает единичный сигнал на выходе элемента И 4, свидетельствующий об окончании цикла работы 1 з.п. ф-лы, 2 ил.

чани работы - с входом элемента И 4, выход которого соединен с выходом 9 окончани работы устройства, блок 2.I подсчета единиц в выходном коде (i 1.2... ,р) соединен информационными входами с информационными входами 6.1 второй группы преобразовател , выходами разр дов результата - с информационными выходами 8.1 группы преобразовател , а выходом переполнени - с информационным входом блока 3.I формировани переноса, соединенного первым выходом с входом переноса блока 2.(i + 1) подсчета единиц в выходном коде, а вторым выходом - с тактовым входом блока 1.(i+1) преобразовани параллельного кода в последовательности импульсов.

Блок 1.1 преобразовани параллельного кода в последовательности импульсов

(фиг.2) содержит распределитель импульсов 12, соединенный тактовым входом и входом сброса с соответствующими входами блока, выходом останова - с выходом окончани работы блока, а выходами разр дов - с первыми входами элементов И группы 13. соединенных вторыми входами с информационными входами блока, выходы элементов И 13 каждой группы соединены с входами элемента ИЛИ 14, выход которого соединен

с выходом соответствующего разр да блока .

Блок 2.i подсчета единиц в выходном коде (фиг.2) содержит счетные триггеры 10 и элементы ИЛИ 11, входы сброса и установки

в единичное состо ние счетных триггеров 10 соединены с входом сброса и информационным входом блока, i-й элемент ИЛИ 11 соединен выходом с счетным входом i-ro триггера 10, первым входом - с выходом

переноса (И)-го триггера 10, а вторым входом - с соответствующим счетным входом

блока, первый вход первого элемента ИЛИ вл етс входом переноса блока.

Блок 3.1 формировани переноса (фиг.2) содержит R-S-триггеры 15, 16, элементы И 17, 18, элементы 19 запрета. 20, первые входы инверсных плеч триггеров 15, 16 соединены с входом сброса блока, первые входы элементов И 17.18 и управл ющие входы элементов 19. 20 запрета соединены с тактовым входом блока, выходы инверсного и пр мого плеч триггера 16 соединены с информационными входами элементов 19 и 20 запрета соответственно, соединенных вы- ходами с входом инверсного и пр мого плеч триггера 15, выходы инверсного и пр мого плеч которого соединены с вторыми входами элементов И 17 и 18 соответственно, выход элемента И 17 соединен с вторым выходом блока, а выход элемента И 18 - с входом инверсного плечэ триггера 16 и первым выходом блока.

Каждый из разр дов входного кода подаетс на информационные входы первой 7 и второй 6 групп с весами, сумма которых равна весу данного разр да входного кода.

Преобразователь работает следующим образом.

Входной код подаетс на информацией- ные входы 6.i второй и 7 i первой группы (i - 1,2р). При этом со входом 6 i второй группы он записываетс в блок 2 i подсчета единиц в выходном коде группы после чего на тактовый вход5 подаютс тлкювые импуль- сы. которые проход т на тактовый вход блока 1.1 преобразовани параллельного кода в последовательности импульсов и через блоки 3.1 формировани переноса - на тактовые входы блоков 1 2-1 рпреобразовани параллельного кода в последовательности импульсов. При этом каждый блок 1.1 преобразовани параллельного кода в последова- тельности импульсов преобразует единичные сигналы на своих входах в после- довательности импульсов на соответствующих выходах разр дов, которые поступают на информационные входы блока 2.i подсчета единиц в выходном коде который их подсчитывает . Если в процессе работы блока 2.i подсчета единиц в выходном коде возникает его переполнение, то сигнал с его выхода переполнени , поступает на информационный вход блока 3.1 формировани переноса, при этом по поступлении очередного такто- вого импульса блок 3.1 блокирует его подачу на тактовый вход блока 1 .(и-1) преобразовани параллельного кода в последовательности импульсов и пропускает его на вход переноса блока 2.(i+1) подсчета единиц в выходном коде, чем обеспечиваетс передача сигнала переноса. Работа продолжаетс таким образом до окончани преобразовани входного кода блоком 1.1, после чего он самоблокируетс (перестает формировать импульсы на выходах) и формирует единичный сигнал на выходе окончани работы, который поступает на вход элемента И 4. По окончании работы всех блоков 1 преобразовани параллельного кода в последовательности импульсов на всех входах элемента И 4 оказываютс единичные сигналы, что вызывает единичный сигнал на его выходе, вл ющемс выходом 9 окончани работы преобразовател . Результат снимаетс с информационных выходов 8.I блоков подсчета единиц в выходном коде 2.i.

Таким образом, предложенное устройство обеспечивает повышение быстродействи .

Claims

Формула изобретени 1. Преобразователь кода системы счислени с одним основанием в код системы счислени с другим основанием, содержащий группу блоков преобразовани параллельного кода в последовательности импульсов, группу блоков подсчета единиц в выходном коде и элемент И, причем выходы окончани работы блоков преобразовани параллельного кода в последовательности импульсов группы соединены с соответствующими входами элемента И, вход начальной установки преобразовател соединен с входами сброса блоков преобразовани параллельного кода в последовательности импульсов группы и с входами сброса блоков подсчета единиц в выходном коде группы, тактовый вход преобразовател соединен с тактовым входом первого блока преобразовани параллельного кода в последовательности импульсов группы, информационные входы блоков преобразовани параллельного кода в последовательности импульсов группы соединены с соответствующими информационными входами первой группы преобразовател , выход окончани работы которого соединен с выходом элемента И. отличающийс тем. что, с целью повышени быстродействи , он содержит группу блоков формировани переноса, причем выходы разр дов k-ro (k 1-р. р - количество параллельно преобразуемых групп разр дов входного кода) блока преобразовани параллельного кода в последовательности импульсов группы соединены с соответствующими счетными входами группы k-ro блока подсчета единиц в выходном коде группы, выходы разр дов результата блоков подсчета единиц в выходном коде группы соединены соответственно с информационными выходами группы преобразовател , тактовый вход и вход начальной установки которого соединены соответственно с тактовыми входами и с входами сброса блоков формировани переноса «руппы, информационные входы второй группы преобразо- вател соединены с информационными входами соответствующих блоков подсчета в выходном коде группы, выход переполнени j-ro | 1-{р-1) блока подсчета единиц в выходном коде группы соединен с информа- ционным входом j-ro блока формировани переноса группы, первый и второй выходы которого соединены соответственно с входом переноса (j+1)-ro блока подсчета единиц в выходном коде группы и с тактовым входом Q+1)-ro блока преобразовани параллельного кода в последовательности импульсов группы
2. Преобразователь по п.1, о т л и ч а ю- щ и и с тем, что блок формировани переноса содержит первый и второй триггеры, первый и второй элементы И. первый и второй элементы запрета, причем информационный вход, вход сброса и тактовый вход

блока формировани переноса соединены соответственно с входом установки в 1 второго триггера с первым входом установки в О второго триггера и с первым входом первого элемента И, выход которого и выход второго элемента И вл ютс соответственно вторым и первым выходами блока формировани переноса, первый вход первого элемента И соединен с первым входом второго элемен га И и с управл ющими входами первого и второго элементов запрета, выход второго элемента И соединен с вторым входом установки в О второго триггера, пр мой и инверсный выходы которого соединены с информационными входами соответственно второго и первого элементов запрета, выходы которых соединены соответственно с входами установки в 1 и с первым входом установки в О первого триггера, пр мой и инверсный выходы которого соединены соответственно с вторыми входами второго и первого элементов И, второй вход установки в О первого триггера соединен с первым входом установки в О второго триггера.

7,

6.1

Щи11