SU1524181A1 - Устройство дл декодировани манчестерского кода - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах обмена информацией с контролем сбоев или ошибок в принимаемой информации. Устройство содержит генератор 1, триггеры 2-9, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, сдвиговые регистры 11-13, элементы НЕ 14-15, элемент ИЛИ НЕ 16, элемент И 17 и элемент ИЛИ 18. Устройство позвол ет расширить функциональные возможности за счет слежени  за "несущей" и вы влени  ошибок или сбоев во входном коде. 1 ил.

Description

8

ел

Ito

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах обмена информацией.

Целью изобретени   вл етс  расширение функциональных возможностей за счет слежени  за Несущей и вы вление ошибок или сбоев во входном коде.

На чертеже представлена функциональна  схема устройства дл  декодировани  манчестерского кода.

Устройство дл  Декодировани  манчестерского кода содержит генератор 1, триггеры 2-9, элемент ИСКЛЮЧАКПЕЕ ИЛИ 10, сдвиговые регистры 11-13, элементы НЕ 14 и 15, элемент ИЛИ-НЕ 16, элемент И 17 и элемент ИЛИ 18.

Устройство работает следующим образом.

В исходном состо нии на выходах триггеров 2-9 и сдвиговых регистрах 11-13 установлены низкие логические уровни.

Значение первого бита декодируемого сообщени , относительно которого происходит первоначальна  синхронизаци  устройства,  вл етс  единичным , т.е. значение декодируемого бита следует за об зательным переходом в центре битового интервала.

В случае декодировани  входной информации без сбоев входной код поступает на D-вход триггера 2, По первому синхроимпульсу состо ние входного кода переписываетс  в триггер 2, на выходе которого устанавливаетс  высокий логический уровень, что приводит к срабатыванию элемент ИСКЛЮЧАЮГ1ЕЕ ИЛИ 10, на выходе которого вырабатываетс  сигнал высокого логического уровн . Установка сигнала высокого логического уровн  на элементе ИСКЛЮЧА101 1ЕЕ ИЛИ ведет к записи логической 1 в триггерах 5 и 6 и в первый разр д сдвигового регистра 13. Таким образом, на выходах триггеро 5 и 6 устанавливаютс высокие логические уровни,. что сооветственно разрешает работу сдвигового регистра 11 и индицирует сигнал Несуща . Следующим синхроимпульсом состо ние триггера 2 переписываетс  в триггер 3 и в первый разр д сдвигового регистра 11 записываетс  высокий логический уровень . При этом па выходах триггеров

5

0

5

0

5

0

5

0

5

2 и 3 установлено одинаковое состо ние , на первом выходе регистра 11 установлен высокий логический уровень , т.е. с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10 сн т сигнал высокого логического уровн , а в триггер 4 записано состо ние триггера 2, т.е. на выходе триггера 4 установлено истинное значение декодируемого бита. В данном случае значение высокого логического уровн .

Разр дность сдвигового регистра 11 и выбор тактовой частоты генератора 2 должны выбиратьс  из условий, учитывающих реальные допуски на фазовое дрожание переходов (джиттер) и быстродействие элементов устройства. При этом необходимо учитывать следующие соотноп1ени :

п 0,75 T-f;

п, 3;

0,25 Т,

где п, - разр дность сдвигового регистра П (четное число)

Т - длительность битового

интервала;

f - тактова  частота генератора 1 .

При этом второй выход сдвигового регистра 11  вл етс  выходом второго разр да, а третий выход сдвигового регистра 11 - выходом последнего шестого разр да.

В соответствии с синхроимпульсами на выходах сдвигового регистра 11 вырабатываютс  сигналы высокого логического уровн , причем установка сигнала высокого логического уровн  на втором выходе сдвигового регистра 11 индицирует сигнал Синхронизаци , а установка высокого логического уровн  на третьем выходе сдвигового регистра 11 ведет к записи высокого логического уровн  в триггер 7 и к срабатыванию инвертора 15, на выходе которого установлен низкий логический уровень, что ведет к срабатыванию триггера 5, сдвигового регистра 13 и вслед за триггером 5 сдвигового регистра 11, т.е. на выходах триггера 5 и сдвигового регистра устанавливаютс  низкие логические уровни, а на выходе триггера 7 - сигнал высокого логического уровн . Така  ситуаци  означает, что устройство декодировало бит и перешло в режим

ожидани  следующего бита (служебного перехода) и контрол  за окончанием информационного сообщени  или пропадани  переходов. В случае по влени  нового служебного перехода, аналогично предыдущему, срабатывает элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, на выходе которого оп ть устанавливаетс  высокий логический уровень, что ведет к разрешению работы сдвигового регистра 11 и к сбросу триггера 7 через элемент ИЛИ-НЕ 16, т.е. начинаетс  цикл декодировани  нового бита. Инверсный вьжод триггера 6 используетс  дл  установки триггера 7 и сдвигового регистра 12 в исходное состо ние в случае окончани  декдировани  информационного сообщени .

бита, иначе с момента записи в триггер 5 и в первый разр д сдвигового регистра 13 высоких логических уровней после того, как они (триггер 5 и сдвиговый регистр 13) были сброшены . Цикл декодировани  бита оканчиваетс  сбросом триггера 5 и сдвигового регистра 13 через инвертор 15

Q при установке на третьем выходе

сдвигового регистра II высокого логического уровн . Если внутри цикла декодировани  обнаружено более одного перехода (вследствие возможности

5 по влени  необ зательного перехода при декодировании последовательности единиц или нулей), то устройство должно зафиксировать эту ситуацию, так, как на выходе устройства в этот

При окончании декодировани  инфор- 20 момент присутствует некорректный

мационного сообщени , т.е. после установки высокого логического уровн  на выходе триггера 7 и при последующем отсутствии срабатывани  элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10, в соответствии с тактовыми импульсами производитс  запись высокого логического уровн  в разр ды сдвигового регистра 12. Разр дность п сдвиго12 выбираетс  из T f (четное число).

вого регистра услови  п

При этом должны соблюдатьс  соотношени  1, 2, 3. Первый выход сдвигового регистра 12  вл етс  выходом разр да 0,5 п, второй выход - выходом последнего разр да, т.е. в рассматриваемых примерах nj 8. Окончание операции Декодировани  информационного сообщени  фиксирует :  установкой высокого логического уровн  на втором выходе сдвигового регистра 12, что приводит к срабатыванию инвертора 14, на выходе рого устанавливаетс  сигнал низкого логического уровн , сбрасывающий триггер 6. Сброс триггера 6 переводит устройство в исходное состо ние . Таким образом, во врем  декодировани  информационного сообп1ени  все врем  установлен сигнал Несуща , инициирующий наличие входного кода.

При ситуации Обнаружение лишнего перехода устройство работает следующим образом.

Слежение за по влением липшего перехода начинаетс  с момента фиксации служебного Перехода, т.е. С момента начала декодировани 

5

0

5

код и, следовательно, нет гарантии достоверности декодировани . Это реализуетс  следующим образом. Разр дность сдвигового регистра 13 Пз 3 и его вьрсод  вл етс  выходом последнего разр да. Таким образом, третий переход, включа  и служебный, при докодировании бита вызывает установку на выходе сдвигового регистра 13 высокого логического уровн , что влечет за собой через элемент ИЛИ 18 установку высокого логического уровн  на выходе элемента ИЛИ 18, а следовательно, запись лог. 1.в триггер 9, т.е. установку высокого логического уровн , индицирующего сигнал Опжбка.

При ситуации Обнаружение пропа40 Дани  служебного перехода устанавливаетс  сигнал высокого логического уровн  на первом выходе сдвигового регистра 12, что ведет к записи в триггер 8 лог. 1. Устад5 новка на выходе триггера 8 высокого логическо1 О уровн  разрешает работу элемента И 17. Теперь, в случае по -  влени  Перехода, т.е. сигнала высокого логического уровн  на выходе

50 элемента 10, элемент 14 срабатывает, на его выходе также устанавливаетс  сигнал высокого логического уровн , который через элемент ИЛИ 18 устанавливает триггер 9 в единичное

5 состо ние и индицирует сигнал Ошибка , т.е. ив этом случае при отсутствии гарантии достоверного декодировани  входного кода инициируетс  сигнал Ошибка.

Сброс триггеров 8 и 9 осуществл етс  сбросом триггера 6, т.е. в конце декодировани  информационного сообщени .

Claims (1)

1. Таким образом, устройство дл  декодировани  манчестерского кода обладает расгаиренными функциональными возможност ми за счет обеспечени  функции слежени  за Несущей, т.е. за наличием информации на входе устройства, и контрол  за сбойными ситуаци ми. Формула изобретени 

   Устройство дл  декодировани  манчестерского кода, содержащее первый триггер, генератор, выход которого подключен к С-входам второго и третьего триггеров, выход второго триг- гера соединен с первым входом элемента ИСКЛЮЧАЮП(ЕЕ ИЛИ и D-входом третьего триггера, выход которого подключен к второму входу элемента ИСКЛЮЧАЮОЩЕ ИЛИ, выход которого сое- динен с C-вxoдo четвертого триггера D-вход второго триггера  вл етс  информационным входом устройства, выход п того триггера  вл етс  информационным выходом устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет слежени  за Несущей и вы влени  ощибок или сбоев во входном коде, в устройство введены щестой, сед юй, восьмой триггеры, первый, второй, третий сдвиговые регистры, первый, второй элементы НЕ, элемент ИЛИ-НЕ, элемент И и элемент ИЛИ, С-вход шесто- го триггера, С-вход первого сдвигового регистра и первые входы элемента ИЛИ-НЕ и элемента И объединены и подключены к С-входу четвертого

   5

   0 5 О Q

   5

   триггера, выход которого соединен с R-входом второго сдвигового регистра . Первый выход которого подключен к С-входу п того триггера, второй выход  вл е.тс  выходом синхронизации устройства, третий выход соединен с С-входом первого триггера и входом первого элемента НЕ, выход которого подключен к R-входам четвертого триггера и первого сдвигового регистра, выход которого соединен с первым входом элемента ИЛИ, выход которого подключен к С-входу седьмого триггера , выход которого  вл етс  выходом Ошибка устройства, D-вход п того триггера подключен к D-входу третьего триггера, выход первого триггера соединен с R-входом третьего сдвигового регистра, первый выход которого подключен к С-входу восьмого триггера, второй выход соединен с входом второго элемента НЕ, выход которого подключен к R-входу шестого триггера, пр мой выход которого подключен к R-входам седьмого и восьмого триггеров и  вл етс  выходом Несущей устройства, инверсный выг- ход шестого триггера подключен к второму входу элемента ИЛИ-НЕ, выход которого соединен с R-входом первого триггера, выход восьмого триггера подключен к второму входу элемента И, выход которого соединен с вторым входом элемента ИЛИ, D-вход третьего сдвигового регистра объединен с D-входами первого, четвертого, шестого , седьмого и восьмого триггеров, первого и второго сдвиговых регистров и  вл етс  входом сигнала высокого уровн  устройства, С-входы второго и третьего сдвиговых регистров объединены и подключены к С-входу третьего триггера.