SU1451701A1 - Мажоритарное микропроцессорное устройство - Google Patents
Мажоритарное микропроцессорное устройство Download PDFInfo
- Publication number
- SU1451701A1 SU1451701A1 SU874200669A SU4200669A SU1451701A1 SU 1451701 A1 SU1451701 A1 SU 1451701A1 SU 874200669 A SU874200669 A SU 874200669A SU 4200669 A SU4200669 A SU 4200669A SU 1451701 A1 SU1451701 A1 SU 1451701A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- majority
- microcomputer
- output
- channels
- block
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
Изобретение относитс к вычислительной технике, в частности к устройствам повьшени надежности управл ющих вычислительных машин. Цель изобретени - повышение надежности. Устройство содержит в каждом из трех каналов микроЭВМ 1, блок 2 ввода, блок 3 вывода, сдвиговьй регистр 4, элемент ИЛИ 5, элемент 6 задержки, элемент И 7 и общие дл всех каналов узел 8 мажоритарного контрол , мажоритарньш элемент 9 и мультиплексор 10. Кажда микроЭВМ 1 выполн ет алгоритм устройства по своей программе , получа также иьтульсы от внутреннего генератора. Исходные данные (Л
Description
1
Изобретение относитс к вычислительной технике, в частности к устройствам повьппени надежности управл ющих вычислительных машин.
Цель изобретени - повыше ше надежности . ,
На чертеже изображена функциональна схема предлагаемого устройства.
Устройство содержит в каждом из трех каналов микроЭВМ 1, блок 2 ввода , блок .3 вывода, сдвиговый регистр 4, элемент ИЛИ 5, элемент 6 задержки и элемент И 7, а также общие дл всех каналов узел 8 мажоритарного контрол , мажоритарный элемент 9 и мультиплексор 10. МикроЭВМ 1 соединены с соответствующими блоками 2 и 3, щинами 11 адресов и данных. К блокам 2 подключена входна шина 12 данных и выходные шины 13 микропроцессорного обмена блоков 3. Шины 13 подключены также к D-входам сдвиговых регистров 4. Две из шин 13 соединены с информационными входами мультиплексора 10, вход которого подключен к системному выходу 14 устройства. Блоки 2 и 3 всех каналов, соединены между собой шинами 15. К блокам 3 подключен мажоритарный элемент 9, выход которого соединен- с адресным входом мульти
5
плексора 10. В каждом канале выход разрешени записи блока 3 подключен к входу выбора режима сдвигового ре- гистра 4 своего канала и через элементы ИЛИ 5, элементы 6 задержки и элементы И 7 всех каналов - к входам узла 8 мажоритарного контрол , выход 16 которого вл етс выходом аварийного отключени устройства. Второй вход каждого из элементов И 7 соединен с Ёыходом последнего разр да сдвигового регистра 4 своего канала. Узел 8 содержит блок 17 мажоритарного -контрол и генератор 18 тактовых импульсов. Выход генератора 18 вл - етс тактовым выходом узла 8 и соединен с тактовыми входами блока 17 и сдвиговых регистров 4 соответственно Три выхода 19 блока 17 вл ютс диаг- ностическими дл узла 8. Эти выходы подключены к соответствующим входам блока 2 ввода всех каналов.
Устройство работает следующим образом .
Кажда микроЭВМ 1 выполн ет алгоритм устройства по своей программе, получа тактовые импульсы от внутреннего несинхронизированного с генераторами двух других микроэвм генератора . Исходные данные на микроЭВМ 1
поступают через блоки 22 вода, а результаты выполнени алгоритма выдаютс через блоки 3 вывода. Вс программа работы каждой микроЭВМ разбита на отдельные участки, после выполнени которых результаты по шинам 13 микропроцессорного обмена поступают на остапьные микроЭВМ 1, где производитс их программное сравнение. Так как окончание выполнени участка программы дл каждой из микроэвм 1 различно (их внутренние генераторы не синхронизированы) то кажда микроЭВМ 1 при выдаче результата одновременно вьщает сигнал готовности, который поступает на элементы ИЛИ 5. При этом сдвиговые регистры 4 соответстующего канала переход т в режим параллельной записи и в них записываютс результаты выполнени фpa мeнтa программы. Кроме того, включаютс элементы 6 задержки, запирающие элементы И 7. Благодар этому на узел 8 мажоритарного контрол на период выдачи информации из микроэвм 1 подаетс сигнал О. Врем вьщержки элемента 6 выбрано большим максимальной разницы во вр.емени выполнени программ микроэвм 1. За это врем все микро- ЭВМ 1 должны обмен тьс результатами и записать их в сдвиговые регистры 4 После окончани выдержки времени элементов 6 все сдвиговые регистры 4 переход т в режим сдвига и записанные в Hiix результаты через элементы И 7 подаютс на блок 17 дл аппаратного сравнени . Результаты сравнени выдаютс на каждую микро- ЭВМ 1 по соответствую1цим цеп м и в виде сигнала Тревога - в цепь 16 управлени .
Работа устройства дл случаев исправных микроэвм и отказов.какой1
, .
1451701
либо одной или двух из с таблицей истинности.
0
5
Claims (2)
1. Все микроэвм исправны
2. Отказ микроэвм 1-го канала
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU874200669A SU1451701A1 (ru) | 1987-02-27 | 1987-02-27 | Мажоритарное микропроцессорное устройство |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU874200669A SU1451701A1 (ru) | 1987-02-27 | 1987-02-27 | Мажоритарное микропроцессорное устройство |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1451701A1 true SU1451701A1 (ru) | 1989-01-15 |
Family
ID=21287942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU874200669A SU1451701A1 (ru) | 1987-02-27 | 1987-02-27 | Мажоритарное микропроцессорное устройство |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1451701A1 (ru) |
-
1987
- 1987-02-27 SU SU874200669A patent/SU1451701A1/ru active
Non-Patent Citations (1)
| Title |
|---|
| Коваленко Л.Е, и др. Отказоустойчивые микропроцессорные системы. - Киев: Техника, 1986, с. 5-8. Венер Л. Использование микроэлектроники в технике СЦБ и св зи. - Железные дороги мира. № 9, 1984, с. 35-37. // * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1408439A1 (ru) | Устройство адресации дл автоматической конфигурации пам ти ЭВМ | |
| EP0390893A1 (en) | A bus data transmission verification system | |
| US5440724A (en) | Central processing unit using dual basic processing units and combined result bus and incorporating means for obtaining access to internal BPU test signals | |
| SU1451701A1 (ru) | Мажоритарное микропроцессорное устройство | |
| JP2580558B2 (ja) | インタフェース装置 | |
| RU2030107C1 (ru) | Парафазный преобразователь | |
| SU1270774A2 (ru) | Устройство дл выделени остатка по переменному модулю | |
| SU1215137A1 (ru) | Запоминающее устройство с коррекцией информации | |
| SU1642472A1 (ru) | Устройство дл контрол выполнени последовательности действий оператора | |
| SU951406A1 (ru) | Запоминающее устройство с самоконтролем | |
| SU1753475A1 (ru) | Устройство дл контрол цифровых устройств | |
| RU1798798C (ru) | Многомашинна вычислительна система | |
| SU1501060A1 (ru) | Самодиагностируемый парафазный элемент И | |
| SU1383324A1 (ru) | Устройство дл задержки цифровой информации | |
| SU1390614A1 (ru) | Могистральный приемо-передатчик | |
| SU798853A1 (ru) | Процессор с реконфигурацией | |
| SU1171800A1 (ru) | Устройство дл ввода информации | |
| RU1837364C (ru) | Оперативное запоминающее устройство с коррекцией ошибок | |
| SU1251188A1 (ru) | Запоминающее устройство с самоконтролем | |
| SU903983A1 (ru) | Ассоциативна запоминающа матрица | |
| SU1260963A1 (ru) | Формирователь тестов | |
| SU1065884A1 (ru) | Запоминающее устройство с самоконтролем | |
| SU1709325A1 (ru) | Устройство дл сопр жени двух процессоров | |
| SU1760631A1 (ru) | Кольцевой счетчик | |
| SU1529221A1 (ru) | Многоканальный сигнатурный анализатор |