SU1171800A1 - Устройство дл ввода информации - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ , содержащее генератор одиночных импульсов, шифратор, три триггера , три регистра, два блока элементов И, два блока элементов ИЛИ, п ть элементов И, два элемента ИЛИ, пер- . вый элемент задержки, первый усилитель , счетчик и дешифратор, первый вход которого соединен с выходом счетчика, а второй вход соединен с выходом первого элемента ИЛИ, выход дешифратора соединен с первым входом первого регистра, выход которого  вл етс  первым выходом устройства , а второй вход соединен с выходом первого блока элементов ИЛИ, входы которого соединены с соответствующими выходами первого и второго блоков элементов И, первые выходы второго и третьего регистров соединены соответственно с первым и вторым входами первого блока элементов И, третий вход которого соединен с первым выходом первого усилител , вход которого  вл етс  первым входом устройства, а второй выход соединен с первым входом второго блока элементов И, второй вход которого  вл етс  вторым входом устройства, первый выход шифратора соединен с входом генератора одиночных импульсов , выход которого соединен с первыми входами первого и второго элементов И и входом первого триггера, выход которого соединен с первым входом третьего элемента И и входом л второго триггера, выход которого соединен с входом третьего триггера, первый выход которого соединен с вторым входом первого элемента И, а второй выход соединен с вторыми входами второго и третьего элементов И, выход третьего элемента И соединен с первым входом первого элемента ИЛИ, вькод четвертого элемента И соедис S нен с первым входом второго элемента (О ИЛИ, отличающе ес  тем, что, с целью расширени  области прис менени  путем обеспечени  режима коррекции, в устройство введены третий блок элементов И, третий блок элементов ИЛИ, с третьего по седьмой элементы ИЛИ, второй и третий усили41 тели, два сумматора, второй элемент задержки и четвертый триггер, вход шифратора  вл етс  третьим входом эо устройства, второй выход шифратора соединен с первыми входами второго и третьего блоков элементов ИЛИ, выходы .которых соединены с первыми входами второго и третьего регистров, первые выходы которых соединены с соответствунлцими входами первого сумматора, выход которого соединен с первым входом п того элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с первым входом четвертого триггера, первый вход третьего блока элементов И  вл етс  четвертым входом устройства, а пер

Description

вый выход соединен с вторым входом третьего элемента ИЛИ, второй и третий выходы третьего блока элементов И соединены с соответствующими вторыми входами второго и третьего блоков элементов ИЛИ, вход второго усилител   вл етс  п тым входом устройства, а первый выход соединен с вторым входом п того элемента И, второй выход второго усилител  соединен с вторым входом третьего блока элементов И и первыми входами четвертого и п того элементов ИЖ, вторые входы которых соединены соответственно с выходами первого и второго элементов И, а выходы соединены соответственно с вторыми входами второго и третьего регистров, третьи входы которых  вл ютс  шестым входом устройства , второй выход второго регистра соединен с четвертым входом третьего регистра, второй выход которого соединен с четвертым входом второго регистра , второй вход первого элемента ИЛИ  вл етс  седьмым входом устройства, а третий вход соединен с вторым выходом первого уси.пител , выход первого элемента ИЛИ через первый элемент задержки соединен с первым входом счетчика, второй вход которого  вл етс  восьмым входом устройства, вход третьего усилител   вл етс  дев тым входом устройства, первый выхо третьего усилител  соединен с первым входом четвертого элемента И и четвертым входом первого блока элементов И, вькод которого  вл етс  вторым выходом устройства, второй выход третьего усилител  соединен с вторым входом второго элемента ИЛИ, выход которого  вл етс  третьим выходом устройства и соединен с первым входо шестого элемента РШИ, второй вход которого соединен с вторым выходом второго блока элементов И, а выход соединен с третьим входом первого регистра, выход второго элемента И соединен через второй элемент задержки с первым входом седьмого эле .мента ИЛИ, второй вход которого соединен с вторым выходом второго усилител , а выход соединен с вторым входом четвертого триггера, выход которого соединен с первым входом второго сумматора, второй вход которого  вл етс  дес тым входом устройства, а выход Соединен с вторым входом четвертого элемента И.

1

Изобретение относитс  к области вычислительной техники и может быть использовано при контроле и диагностике процессоров и других цифровых устройств..

Целью изобретени   вл етс  расширение области применени  устройства путем обеспечени  реж1{ма коррекции информации.

На чертеже представлена функциональна  схема предлагаемого устройства .

Устройство содержит первый регистр 1, второй регистр 2 (регистр старших разр дов), третий регистр 3 (регистр младших разр дов), пшфратор 4, генератор 5 одиночных импульсов, счетчик 6, дешифратор 7, первьй блок 8 элементов И, второй блок 9 элементов И, третий блок 10 элементов И, второй блок 11 элементов ИЛИ, первый

блок 12 элементов ИЛИ, третий блок 13 элементов ИЛИ, первый элемент И 14, второй элемент И 15, третий элемент И 16, п тьй элемент И 17, четвертый элемент И 18, первый элемент ИЛИ 19, второй элемент КИИ 20, четвертьм элемент ИЛИ 21, п тый элемент ИЛИ 22, третий элемент ИЛИ 23, седьмой элемент ИЛИ 24, шестой элемент ИЛИ 25, первый триггер 26, второй триггер 27, третий триггер 28, четвертый триггер 29, первый элемент 30 задержки, второй элемент 31 задержки, первый усилитель 32, второй усилитель 33, третий усилитель 34, первьй сумматор 35, второй сумматор 36, первый вход 37, второй вход 38, третий вход 39, четвертый вход 40, п тый вход 41, шестой вход 42, седьмой вход 43, восьмой вход 44, дев тьй вход 45, дес тый вход 46, первый вькод 47,

3

второй выход 48, третий выход 49.

Устройство работает следующим образом.

Занесение информации в регистр 1 при помощи сигналов ручного управлени  в пред-пагаемом устройстве осуществл етс  практически так же, как и в известных. .

По сигналам ручного управлени , поступающим с входа 39 устройства на вход шифратора 4, в последнем осуществл етс  их потетрадна  . шифраци , результат которой передает с  на входы блоков 11 и 13 элементов ИЛИ, с выходов которых при наличии разрешающих потенциалов с выходов элементов ИЛИ 21 и 22 осуществл етс  запись в регистры 2 и 3 старших или мпадших разр дов соответственно. Содержимое регистров 2 и 3 поступает на сумматор 35, на инвертированном выходе которого формируетс  значение контрольного разр да регистров 2 и 3 Значение контрольного разр да с выхо да сумматора 35 подаетс  на вход элемента И 17, с выхода которого при наличии разрешающего потенциала с инвертированного выхода усилител 

33через элемент ИЛИ 23 передаетс  на информационный вход триггера 29. При наличии сигнала с выхода элемента ИЛИ 24 осуществл етс  установка на триггере 29 значени  контрольного разр да регистров 2 и 3. Состо ние триггера передаетс  на вход сумматора 36, с выхода которого - на вход элемента И 18, а с выхода последнего при наличии разрешающего потенциала с инвертированного выхода усилител 

34через элементы ИЛИ 20 и ИЖ 25 на вход регистра 1. С выхода блока 8 элементов И при наличии разрущающих потенциалов с инвертированных выходов усилителей 32 и 34 содержимое регистров 2 и 3 через блок элементов ИЛИ 12 подаетс  на информационный вход регистра 1. Управление занесением в регистр 1 сформированного на ее информационных входах байта информации с контрольным разр дом осуществл етс  дешифратором 7.

Кроме информации, поступающей на входы блоков 11 и 13 элементов ИЛИ после подачи сигналов на вход 39, с другого выхода шифратора 4 поступает сигнал на вход генератора 5, которьй вьфабатьгеает импульс длительностью один такт синхронизации.

71800 4

поступающий на вход триггера 26 и на входы элементов И 14 и 15. При наличии сигнала с инвертированного выхода триггера 28 с выхода элементов И 5 14 поступает сигнал, разрешающий занесение информации в регистр 2. Триггеры 26 и 27 осуществл ют задержку импульса с выхода генератора 5. После изменени  состо ни  триггера 28 с выfO хода элемента И 15 поступает сигнал, разрешающий занесение информации в регистр 3 и через элемент 31 задержки установку значени  контрольного разр да регистров 2 и 3 на триггере 15 29. После каждой записи в регистры 2 или 3 триггер 28 мен ет свое значение . После поступлени  сигнала с выхода элемента И 16 через элемент ИЛИ 19 на управл ющий вход дешифратора 7 20 последний осуществл ет управление занесением информации в регистр 1 в зависимости от состо ни  счетчика 6,

поступающего на информационный вход дешифратора 7. После записи байта

25 информации и его контрольного разр да в регистр 1 содержимое счетчика 6 измен етс  по сигналу, поступающему с элемента 30 задержки, тем самым осуществл   подготовку дл  зане ,д сени  информации в следующий байт регистра 1. Кроме того, значение счетчика 6 может измен тьс  по сигналам , поступающим с входа 44.

Если при работе процессора возникает сбой или отказ в оборудовании, процессор, зафиксировав свое состо ние должен остановить синхронизацию и передать это состо ние в оператив|Ную пам ть. В предлагаемом устройсто |ве эта передача осуществл етс  следующим образом. Байт со своим конт- .рольным разр дом информации о состо нии процессора поступает с входа 38 устройства на вход блока 9 элементов 5 и, а с него (после поступлени  через усилитель 32 сигнал с входа 37) через блок 12 элементов ИЛИ (байт информации ) и элемент ИЛИ 25 (контрольный разр д) поступает на информационные входы регистра 1. Сигнал с входа 37 через усилитель 32 и элемент ИЛИ 19 управл ет работой дешифгратора 7, по сигналам которого осуществл етс  запись в регистр 1. Место 5 занесени  определ етс  состо нием счетчика 6, значение которого затем ;по сигналу с элемента 30 задержки .измен етс . После этого по сигналу с входа 37 осуществл етс  запись в регистр 1 следующего байта, поступающего на вход 38. Запись информации в регистры 2 и 3 можно осуществл ть, подава  на вход АО байт информации с контрольным разр дом и на вход 41 -управл ющий сигнал записи. Поступающий с входа 41 через усилитель 33 сигнал позвол ет получить на выходах блока 10 элементов И значение контрольного разр да, которое через элемент ИЛИ 23 поступает на информационный вход триггера 29, старшую тетраду байта, котора  через блок 11 элементов ИЛИ поступает на информационный вход регистра 2, младшую тетраду байта, котора  через блок 13 элементов ИЛИ поступает на информационный вход регистра 3. Сигналы записи в триггер 29 и регистры 2 и 3 поступают соответственно с выходов элементов ИЛИ 24, 21 и 22. После записи информации в триггер 29 и регистры 2 и 3 их состо ние поступает на выходы 49 (контрольный разр д) ,и 48 (байт информации ) устройства. Эта информаци  в качестве тестовых последовательностей используетс  при диагностике процессора и может быть записана в регистр 1 после поступлени  управл ю щего сигнала на вход 43 устройства, который через элемент ИЛИ 19 поступает на вход дешифратора 7 и через элемент 30 задержки - на вход счетчика 6, Таким образом, подава  на вход 43 последовательно сигналы, можно во все байты регистра 1 занести одну и ту же информацию. Измен ть состо ние регистров 2 и 3 можно по сигналу, поступающему на вход 42 устройства. По этому входу. осуществл етс  сдвиг регистров 2 и на один разр д вправо, при этом сое то ние младшего разр да регистра 3 записываетс  в старший разр д регис ра 2, а состо ние младшего разр да регистра 2 - в старший разр д регистра 3. Таким образом, записав од нажды информацию в триггер 29 и регистры 2 и 3, можно осуществл ть контроль и диагностику на различных тестовых последовательност х, подава  на вход 42 сигналы сдвига. Например, записав в регистр 2 код 0001 и в регистр 3 код 0111 и производ  последовательно сдвиги этих регистров по сигналу с входа 42, можно осуществить проверку оборудовани  на восьми различных кодах, содержащих все возможные комбинации нулей и единиц в любых трех р дом- расположенных разр дах ., При диагностировании иногда нужно чередовать прием информации в диагностируемое оборудование и его обнуление . В предлагаемом устройстве без изменени  состо ни  регистров 2 и 3 на выходе 48 можно получить нулевую информацию, подав на вход 45 управл  ющий сигнал, который поступает на вход усилйтеп  34 и с .его инвертированного выхода запрещает выборку состо ни  регистров 2 и 3 через блок 8 элементов И на выход 48 устройства, устанавлива  при-этом через элемент ИЛИ-20 на выходе 49 единичное состо ние контрольного разр да. Эту информацию можно записать в регистр 1, подава  на вход 43 управл ющие сигналы . . Дл  проверки схем контрол  процессора необходимо использовать информацию с неверно сформированными контрольными разр дами. Не измен   записанную в триггер 29 и регистры 2 и 3 информацию, на выходе 49 можно получить противоположное значение контрольного разр да, подав на вход 46 устройства управл ющий сигнал, которьй на выходе сумматора 36 устанавливает состо ние, противоположное состо нию триггера 29. С выхода сумматора 36 это состо ние через элементы И 18 и ИЛИ 20 поступает на выход 49 устройства и через элемент ИЛИ 25 на вход регистра 1. Подава  на-вход 43 сигналы, можно содержимое регистров 2 и 3 с измененным значением контрольного разр да записать в регистр 1.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ, содержащее генератор одиночных импульсов, шифратор, три триггера, три регистра, два блока элементов И, два блока элементов ИЛИ, пять элементов И, два элемента ИЛИ, пер- . вый элемент задержки, первый усилитель, счетчик и дешифратор, первый вход которого соединен с выходом счетчика, а второй вход соединен с выходом первого элемента ИЛИ, выход дешифратора соединен с первым входом первого регистра, выход которого является первым выходом устройства, а второй вход соединен с выходом первого блока элементов ИЛИ, входы которого соединены с соответствующими выходами первого и второго блоков элементов И, первые выходы второго и третьего регистров соединены соответственно с первым и вторым входами первого блока элементов И, третий вход которого соединен с первым выходом первого усилителя, вход которого является первым входом устройства, а второй выход соединен с первым входом второго блока элементов И, второй вход которого является вторым входом устройства, первый выход шифратора соединен с входом генератора одиночных импульсов, выход которого соединен с первыми входами первого и второго элементов И и входом первого триггера, выход которого соединен с первым входом третьего элемента И и входом . второго триггера, выход которого соединен с входом третьего триггера, первый выход которого соединен с вторым входом первого элемента И, а второй выход соединен с вторыми входами второго и третьего элементов И, выход третьего элемента И соединен с первым входом первого элемента ИЛИ, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, отличающе еся тем, что, с целью расширения области применения путем обеспечения режима коррекции, в устройство введены третий блок элементов И, третий блок элементов ИЛИ, с*третьего по седьмой элементы ИЛИ, второй и третий усилители, два сумматора, второй элемент задержки и четвертый триггер, вход шифратора является третьим входом устройства, второй выход шифратора соединен с первыми входами второго и третьего блоков элементов ИЛИ, выходы которых соединены с первыми входами второго и третьего регистров, первые выходы которых соединены с соответствующими входами первого сумматора, выход которого соединен с первым входом пятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с первым входом четвертого триггера, первый вход третьего блока элементов И является четвертым входом устройства, а пер-

   SU „,1171800 вый выход соединен с вторым входом третьего элемента ИЛИ, второй и третий выходы третьего блока элементов И соединены с соответствующими вторыми входами второго и третьего блоков элементов ИЛИ, вход второго усилителя является пятым входом устройства, а первый выход соединен с вторым входом пятого элемента И, второй выход второго усилителя соединен с вторым входом третьего блока элементов И и первыми входами четвертого и пятого элементов ИЛИ, вторые входы которых соединены соответственно с выходами первого и второго элементов И, а выходы соединены соответственно с вторыми входами второго и третьего регистров, третьи входы которых являются шестым входом устройства, второй выход второго регистра соединен с четвертым входом третьего регистра, второй выход которого соединен с четвертым входом второго регистра, второй вход первого элемента ИЛИ является седьмым входом устройства, а третий вход соединен с вторым выходом первого усилителя, выход первого элемента ИЛИ через первый элемент задержки соединен с первым вхо дом счетчика, второй вход которого является восьмым входом устройства, вход третьего усилителя является девятым входом устройства, первый выход третьего усилителя соединен с первым входом четвертого элемента Ии четвертым входом первого блока элементов И, выход которого является вторым выходом устройства, второй выход третьего усилителя соединен с вторым входом второго элемента ИЛИ, выход которого является третьим выходом устройства и соединен с первым входом шестого элемента ИЛИ, второй вход которого соединен с вторым выходом второго блока элементов И, а выход соединен с третьим входом первого регистра, выход второго элемента И соединен через второй элемент задержки с первым входом седьмого элемента ИЛИ, второй вход которого соединен с вторым выходом второго усилителя, а выход соединен с вторым входом четвертого триггера, выход которого соединен с первым входом второго сумматора, второй вход которого является десятым входом устройства, а выход Соединен с вторым входом четвертого элемента И.