SU1322432A1 - Генератор псевдослучайной последовательности - Google Patents

Генератор псевдослучайной последовательности Download PDF

Info

Publication number
SU1322432A1
SU1322432A1 SU864040966A SU4040966A SU1322432A1 SU 1322432 A1 SU1322432 A1 SU 1322432A1 SU 864040966 A SU864040966 A SU 864040966A SU 4040966 A SU4040966 A SU 4040966A SU 1322432 A1 SU1322432 A1 SU 1322432A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
block
inputs
outputs
Prior art date
Application number
SU864040966A
Other languages
English (en)
Inventor
Виктор Андреевич Кирвас
Александр Всеволодович Колосов
Дмитрий Иванович Лушпа
Вадим Дмитриевич Рыжков
Владислав Михайлович Тамаркин
Эдуард Николаевич Хомяков
Original Assignee
Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И.
Предприятие П/Я М-5068
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И., Предприятие П/Я М-5068 filed Critical Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И.
Priority to SU864040966A priority Critical patent/SU1322432A1/ru
Application granted granted Critical
Publication of SU1322432A1 publication Critical patent/SU1322432A1/ru

Links

Landscapes

  • Error Detection And Correction (AREA)

Abstract

Изобретение относитс  к импульсной технике. Цель изобретени  - повышение стабильности формировани  псевдослучайной последовательности. Генератор содержит блок 1 сумматоров по модулю два, регистры 4 и 11 сдвига, дешифратор 5, группу элементов 6 совпадени , блок 8 сдвига , генератор 10 тактовых импульсов и элемент И 13. Дл  достижени  поставленной цели в устройство введены блок 2 сравнени , блок 3 управлени  записью, триггер 7, блок 12 сумматора по модулю два и образованы новые функциональные св зи. 2 3. п. ф-лы. 3 ил. о: го ю . со ьо

Description

Изобретение относитс  к импульсной технике и может быть использовано в технике генерировани  и использовани  сложных сигналов.
Целью изобретени   вл етс  повышение стабильности формировани  псевдослучайной последовательности.
На фиг, 1 представлена структурна  схема генератора псевдослучайной последовательности; на фиг. 2 и 3 - схемы
ит из п-1 элементов И, где п-разр дность регистров 4 и 11. Перва  группа выходов регистра 11 есть первые п-1 разр дов . Выходы группы 6 соединены с входами разр дов регистра 4 со 2-го по п-й.
Блок 2 сравнени  (фиг. 2) содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 14 и 15, выходы которых соединены соответственно через элементы НЕ 16 и 17 с
примеров реализации блока сравнени  и бло- Ю входами элемента ИЛИ 18, выход которого ка управлени  записью соответственно. вл етс  первым выходом блока 2 сравнени  и соединен с входом третьего элемента НЕ 19, выход которого  вл етс 
Генератор псевдослучайной последовательности (фиг. 1) содержит первый блок 1 сумматоров по модулю два, блок 2 сравневторым выходом блока 2 сравнени , первый
ни , блок 3 управлени  записью, первый . вход которого соединен с первым входом регистр 4 сдвига, дешифратор 5, группу 6 второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ элементов совпадени , триггер 7, блок 8 15, второй вход которого соединен с вторым сдвига, шину 9 начальной установки, гене- входом блока 2 сравнени  и первым входом ратор 10 тактовых импульсов, второй ре- первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ гистр 11 сдвига, второй блок 12 сумма-14, второй вход которого  вл етс  третьим
торов по модулю два и элемент И 13. 20 входом блока 2 сравнени . Выход генератора 10 тактовых импульсов
соединен с входом синхронизации второгоБлок 3 управлени  записью (фиг. 3) сорегистра 1 1 сдвига и входом синхрони- держит последовательно соединенные эле- зации первого регистра 4 сдвига, перва  мент И 20, элемент ИЛИ 21 и эле- групна выходов которого соединена с вхо- мент НЕ 22, выход которого  вл етс  дами первого блока 1 сумматоров по мо- вторым выходом блока 3 управлени  за- дулю два. Выход дешифратора 5 соеди- писью, первый, второй и третий входы коней с первыми входами группы 6 эле- торого соединены соответственно с первым ментов совпадени , выходы которых соеди- и вторым входами элемента И 20 и вто- нены с соответствуюшими входами группы рым входом элемента ИЛИ 21, выход кото- входов первого регистра 4 сдвига, выходы рого  вл етс  первым выходом блока 3 уп- второй группы выходов которого соединены равлени  записью.
с входами дешифратора 5 и .входами бло-Генератор псевдослучайной последовака 8 сдвига. Щина 9 начальной установ-тельности работает следующим образом,
ки соединена с входом установки первогоПри включении первый регистр 4 сдвига
регистра 4 сдвига и входом установкиустанавливаетс  сигналом по шине 9 начальвторого регистра 11 сдвига, соответствую- 5 ной установки в состо ние «Все единицы, ш,ие выходы первой группы выходов которогоа второй регистр 11 сдвига в состо ние «Все нули. Под воздействием импульсов , приход ш,их с выхода генератора 10 тактовых импульсов на вход синхронизации первого регистра 4 сдвига и первый вход триггера 7 происходит сдвиг информации в первом регистре 4 сдвига и запись символа с выхода блока 8 сдвига в триггер 7. При этом на выходе блока 2 сравнени  по вл етс  сигнал логической единицы и блок 3 управлени  записью разрешает запись информации с выхода первого блока 1 сумматоров по модулю два. Элемент И 13 в это врем  закрыт из-за наличи  на его первом выходе сигнала логического нул  с второго выхода блока 2 вход которого соединен с входом синхро- 50 сравнени . Таким образом, состо ние перво- низации первого регистра 4 сдвига, инфор-го разр да первого регистра 4 сдвига
определ етс  сигналом на выходе первого блока 1 сумматоров по модулю два.
С выходов второй группы выходов первого регистра 4 сдвига формируемые сиг- сдвига. Выход блока 8 сдвига соединен с 55 налы поступают в блок 8 сдвига, на вы- вторым входом триггера 7. Выход эле-ходе которого происходит формирование
мента И 13 соединен с третьим входомпсевдослучайной последовательности (ПСП)
блока 3 управлени  записью. Группа 6 состо-котора  опережает на один элементарный
соединены с вторыми входами группы 6 элементов совпадени . Выходы второй группы выходов второго регистра 11 ,сдвига соединены с входами второго блока 12 сумматоров по модулю два, выход которого 40 соединен с первым входом блока 2 сравнени , первый выход которого соединен с первым входом блока 3 управлени  записью, второй вход которого соединен с выходом первого блока 1 сумматоров по модулю два и вторым входом блока 2 сравнени , второй выход которого соединен с первым входом элемента И 13, второй вход которого соединен с третьим входом блока 2 сравнени  и выходом триггера 7, первый
мационныи вход которого соединен с первым выходом блока 3 управлени  записью, второй выход которого соединен с информационным входом второго регистра 11
45
ит из п-1 элементов И, где п-разр дность регистров 4 и 11. Перва  группа выходов регистра 11 есть первые п-1 разр дов . Выходы группы 6 соединены с входами разр дов регистра 4 со 2-го по п-й.
Блок 2 сравнени  (фиг. 2) содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 14 и 15, выходы которых соединены соответственно через элементы НЕ 16 и 17 с
входами элемента ИЛИ 18, выход которого  вл етс  первым выходом блока 2 сравневторым выходом блока 2 сравнени , первый
символ ПСП, поступающую с выходов первого блока 1 сумматоров по модулю два, и  вл етс  инвертированной по отношению к ней.
Состо ние первого разр да второго регистра 11 сдвига определ етс  сигналом на втором выходе блока 3 управлени  записью , на котором формируетс  ПСП, инвертированна  по отношению к ПСП, формируемой на выходе первого 1 и второго 12 блоков сумматоров по модулю два. Это вызвано те.м, что неинвертированна  ПСП формируетс  на выходах разр дов второго регистра 1 1 сдвига, подключенных к вторым входам элементов совпадени  группы 6 соответственно . Дешифратор 5, подключенный к второй группе выходов первого регистра 4 сдвига, формирует на своем выходе сигнал логической единицы при состо нии «Все нули первого регистра 3 сдвига, т. е. при сбое последнего. При отсутствии сбо  на выходе дешифратора 5 присутствует сигнал логического нул  и элементы совпадени  группы 6 закрыты этим сигналом , элемент И 13 закрыт сигналом логического нул  с второго выхода блока 2 сравнени .
Если в результате сбо  во всех разр дах первого регистра 4 сдвига по витс  сигнал логического нул , на выходе дешифратора 5 по витс  сигнал логической единицы, который откроет элементы совпадени  группы 6, на выходах которых по витс  комбинаци  единиц и нулей, соответствующа  состо нию подключенных к ним разр дов второго регистра 11 сдвига. При этом на выходах первого и второго блоков 1 и 12 сумматоров по модулю два и выходе триггера 7 соответственно могут быть, например, следующие комбинации символов 000, 011, 010, 100.
При совпадении символов на выходах первого и второго блоков 1 и 12 сумматоров по модулю два. и выходе триггера 7 (перва  комбинаци  символов) на первом выходе блока 2 сравнени  по вл етс  сигнал логической единицы и сигнал на выходе блока 3 управлени  записью определ етс  состо нием подключенного к его второму входу выхода первого блока 1 сумматоров по модулю два. Элемент И 13 в этот момент закрыт дл  прохождени  сигнала с триггера 7 сигналом логического нул  с второго выхода блока 2 сравнени .
Если на выходе второго блока 12 сумматоров по модулю два и на выходе триггера 7 присутствует сигнал логической единицы (втора  комбинаци  символов), на первом выходе блока 2 сравнени  по вл етс  сигнал логического нул  и сигнал на первом выходе блока 3 управлени  записью определ етс  состо нием подключенного к его третьему входу выхода элемента И 13, который в этот момент открыт дл  про5
хождени  сигнала с выхода тригго)а 7 сигналом логической единицы с liioporo выхода блока 2 сравнени .
Таким образом, в первый регистр 4 сдви5 га с выходов элементов совпадени  группы 6 записана комбинаци  символов, котора  совместно с символом с первого выхода блока 3 управлени  записью должна по витьс  в первом регистре 4 сдвига в следующем такте, т. е. с приходом следую 0 щего после сбо  тактового импульса в первый разр д регистра 4 сдвига записан символ с триггера 7 и формирование ПСП продолжаетс  так, как если бы сбо  не было.
J5 При по влении в результате сбой на выходе первого блока 1 сумматоров по модулю два искаженного символа на первом выходе блока 2 сравнени  по вл етс  сигнал логического нул , который подаетс  на первый вход блока 3 управлени  записью,
0 на первом выходе которого по вл етс  сигнал , соответствующий состо нию подключенного к его третьему входу элемента И 13, который в этот момент открыт дл  прохождени  сигнала с выхода триггера 7 благодар  наличию на его втором входе сигнала логической единицы с второго выхода блока 2 сравнени . При поступлении очередного импульса с выхода генератора 10 тактовых импульсов происходит запись этого символа в первый разр д первого реп гйстра 4 сдвига.
При по влении в результате сбо  искаженного символа на выходе второго блока 12 сумматоров по модулю два на первом выходе блока 2 сравнени  по вл етс  сигнал логической единицы, который подаетс  на первый вход блока 3 управлени  записью, на первом выходе которого присутствует сигнал, соответствующий состо нию подключенного к его второму входу выхода первого блока 1 сумматоров по модулю два,
0 и формирование ПСП продолжаетс  так, как если бы сбо  не было.
При по влении в результате сбо  на выходе блока 8 сдвига искаженного символа с приходом очередного тактового импульса с выхода генератора 10 тактовых импуль5 сов происходит запись этого символа в триггер 7 и на первом выходе блока 2 сравнени  по вл етс  сигнал, соответствующий состо нию логической единицы, который подаетс  на первый вход блока 3 управQ лени  записью, на первом выходе которого присутствует сигнал, соответствующий состо нию подключенного к его второму входу выхода первого блока 1 сумматоров по модулю два. С приходом очередного тактового импульса с генератора 10 тактовых
5 импульсов происходит запись этого символа в первый разр д первого регистра 4 сдвига и формирование ПСП продолжаетс  так, как если бы сбо  не было.
При сбое на выходе второго блока 2 сумматоров по модулю два, например, при по в:1епии вместо сигнала логического нул  сигнала логической единицы (треть  комбинаци  символов), на первом выходе блока 2 сравнени  по вл етс  сигнал логической единицы и запись информации в первый разр д первого регистра 4 сдви1 а производитс  с выхода первого блока I сумматоров по модулю два.
При возникновении искаженного символа на выходе первого блока 1 сумматоров по модулю два и отличии его от символов на выходах второго блока 12 сумматоров по модулю два и триггера 7 (четверта  комбинаци  символов) иа первом выходе блока 2 сравнени  по вл етс  сигнал логического нул  и запись информации в первый разр д первого регистра 4 сдвига происходит с выхода элемента И 13, который в этот момент открыт дл  прохождени  сигнала с выхода триггера 7 бла- годар  наличию на его первом входе сигнала логической единицы с второго выхода блока 2 сравнени .
Устройство также обнаруживает и устран ет сбои, возникающие в тех разр дах первого и второго регистров 4 и 11 сдвига , от которых есть на сумматоры 1 и 12 по модулю два соответственно.
Если в результате сбо  в нервом регистре 4 сдвига на выходе, например, третьего разр да по вл етс  искаженный символ, на выходе первО;-о блока 1 сумматоров но модулю два и выходе блока 8 сдвига также по вл ютс  искаженные символы . При этом па первом выходе блока 2 сравнени  по витс  сигнал логического ну.,, который подаетс  на первый вход блока 3 управлени  записью, на первом выходе которого присутствует сигнал, соответствующий состо нию подключенного к его третьему входу выхода элемента И 13, который в этот момент открыт дл  прохождени  сигнала с выхода триггера 7 благодар  наличию на его первом входе сигнала логической единицы с второго выхода блока 2 сравнени . При поступлении очередного импульса с вь1хода генератора 10 тактовых импульсов происходит запись этого символа в первый разр д первого регистра 4 сдвига и искаженного символа в триггер 7 с выхода блока 8, что приводит к по влению на первом выходе блока 2 сравнени  сигнала логической единицы , который подаетс  на первый вход блока 3 управлени  записью, вследствие чего на его первом выходе присутствует сигнал, соответствуюш,ий состо нию подключенного к его второму входу выхода первого блока 1 сумматоров по модулю два, на котором сформирован неискаженный сим- вол. С приходом очередного тактового импульса с выхода генератора 10 тактовых импульсов происходит запись этого символа
5
0 0
5
0
5
0
5
0
в первый разр д первого регистра 4 сдвига и формирование ПСП продолжаетс . При этом искажаетс  только один символ, а временна  задержка ПСП сохран етс .
При по влении в результате сбо  в любом разр де второго регистра 1 1 сдвига искаженного символа и попадании его на вход второго блока 12 сумматоров по модулю два на выходе последнего также по вл етс  искаженный символ, что приводит к по влению на первом выходе блока 2 сравнени  сигнала логической единицы, который подаетс  на первый вход блока 3 управлени  записью, на первом выходе которого присутствует сигнал, соответствующий состо нию подключенного к его второму входу выхода первого блока 1 сумматоров по модулю два. При поступлении очередного тактового импульса с выхода генератора 10 тактовых импульсов происходит запись неискаженного символа с первого выхода блока 3 управлени  записью в первый разр д первого регистра 4 сдвига и символ в первый разр д второго регистра 11 сдвига с второго выхода блока 3 управлени  записью, на котором формируетс  символ, инвертированный по отно нению к тому, который имеетс  на первом выходе блока 3 управлени  записью, т. е. формирование ПСП продолжаетс  так, как если бы сбо  не .
Работа собственно блока 2 сравнени  (фиг. 2) и блока 3 управлени  записью (фиг. 3) происходит, как и работа любой комбинационной схемы, в соответствии с таблицами истинности (логическими функци ми ) составл юп их их элементов.

Claims (3)

  1. Формула изобретени 
    I. Генератор псевдослучайной последовательности , содержащий генератор тактовых импульсов, выход которого соединен с входом синхронизации второго регистра сдвига и входом синхронизации первого регистра сдвига, перва  группа выходов которого соединена с входами первого блока сумматоров но модулю два, дегпифратор, выход которого соединен с первыми входами группы элементов совпадени , выходы которого соединены с входами первого регистра сдвига , выходы второй группы выходов которого соединены с входами дешифратора и входами блока сдвига, шину начальной установки, соединенную с входом установки первого регистра сдвига и входом установки второго регистра сдвига, перва  группа выходов которого соединена с вторыми входами группы элементов совпадени , отличающийс  тем, что, с целью повышени  стабильности формировани  псевдослучайной последовательности, в пего введены блок сравнени , блок управлени  записью, триггер , второй блок сумматоров по модулю два, втора  группа выходов второго регистра
    сдвига соединена с входами второго блока сумматоров по модулю два, выход которого соединен с первым входом блока сравнени , первый выход которого соединен с первым входом блока управлени  записью, второй вход которого соединен с выходом первого блока сумматоров по модулю два и вторым входом блока сравнени , второй выход которого соединен с первым входом элемента И, второй вход которого соединен с третьим входом блока сравнени  и выходом триггера, первый вход которого соединен с входом синхронизации первого регистра сдвига, информационный вход которого соединен с первым выходом блока управлени  записью, второй выход которого соединен с информационным входом второго регистра сдвига, выход блока сдвига соединен с вторым входом триггера, выход элемента И соединен с третьим входом блока управлени  записью.
    10
    ственно через первый и второй элементы НЕ с входами элемента ИЛИ, выход которого  вл етс  первым выходом блока сравнени  и соединен с входом третьего элемента НЕ, выход которого  вл етс  вторым выходом блока сравнени , первый вход которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым входом блока сравнени  и первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого  вл етс  третьим входом блока сравнени .
    3. Генератор по п. I, отличающийс  5 тем, что блок управлени  записью содержит последовательно соединенные элемент И, элемент ИЛИ и элемент НЕ, выход которого  вл етс  вторым выходом блока управлени  записью, первый, второй и третий
    входы которого соединены соответственно с
    2. Генератор по п. 1, отличающийс  20 первым и вторым входами элемента И и вто- тем, что блок сравнени  содержит первый рым входом элемента ИЛИ, выход которого и второй элементы ИСКЛЮЧАЮЩЕЕСЯ  вл етс  первым выходом блока управле- ИЛИ, выходы которых соединены соответ- ни  записью.
  2. ственно через первый и второй элементы НЕ с входами элемента ИЛИ, выход которого  вл етс  первым выходом блока сравнени  и соединен с входом третьего элемента НЕ, выход которого  вл етс  вторым выходом блока сравнени , первый вход которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым входом блока сравнени  и первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого  вл етс  третьим входом блока сравнени .
    3. Генератор по п. I, отличающийс  тем, что блок управлени  записью содержит последовательно соединенные элемент И, элемент ИЛИ и элемент НЕ, выход которого  вл етс  вторым выходом блока управлени  записью, первый, второй и третий
  3. 19
    Фиг. 2
SU864040966A 1986-02-11 1986-02-11 Генератор псевдослучайной последовательности SU1322432A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864040966A SU1322432A1 (ru) 1986-02-11 1986-02-11 Генератор псевдослучайной последовательности

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864040966A SU1322432A1 (ru) 1986-02-11 1986-02-11 Генератор псевдослучайной последовательности

Publications (1)

Publication Number Publication Date
SU1322432A1 true SU1322432A1 (ru) 1987-07-07

Family

ID=21227869

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864040966A SU1322432A1 (ru) 1986-02-11 1986-02-11 Генератор псевдослучайной последовательности

Country Status (1)

Country Link
SU (1) SU1322432A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1069139, кл. Н 03 К 3/84, 1984. Авторское свидетельство СССР № 1228233, кл. Н 03 К 3/84, 1985. *

Similar Documents

Publication Publication Date Title
JPH02272907A (ja) 比較回路
SU1109073A3 (ru) Устройство дл контрол синхросигналов
SU1322432A1 (ru) Генератор псевдослучайной последовательности
SU857984A1 (ru) Генератор псевдослучайной последовательности
SU596946A1 (ru) Устройство дл микропрограммного управлени
SU1355976A1 (ru) Устройство дл передачи и приема цифровой информации
SU1705876A1 (ru) Устройство дл контрол блоков оперативной пам ти
SU1295399A2 (ru) Устройство дл контрол цифровых узлов
SU769629A1 (ru) Регистр сдвига
SU1213524A1 (ru) Генератор псевдослучайной последовательности
SU489236A1 (ru) Имитатор искажений телеграфных посылок
SU1134943A1 (ru) Устройство дл функционального контрол вычислительных машин
SU1509897A1 (ru) Сигнатурный анализатор
SU1381513A1 (ru) Устройство дл контрол выводов больших интегральных схем
SU1291994A1 (ru) Устройство дл сопр жени вычислительной машины с каналом св зи
SU1096652A1 (ru) Устройство дл функционального контрол цифровых логических элементов
SU1693599A1 (ru) Устройство дл вычислени модул комплексного числа
SU1765846A1 (ru) Формирователь тактирующих сигналов дл доменного запоминающего устройства
SU411648A1 (ru)
SU1045369A1 (ru) Устройство дл задержки импульсов
SU1157544A1 (ru) Устройство дл функционально-параметрического контрол логических элементов
SU617787A1 (ru) Устройство дл записи информации в регистр сдвига
SU1275434A1 (ru) Генератор случайной последовательности
SU1166118A1 (ru) Устройство дл контрол @ -разр дного распределител импульсов
SU528612A1 (ru) Асинхронный регистр сдвига