SU1693599A1 - Устройство дл вычислени модул комплексного числа - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных вычислител х. Целью изобретени   вл етс  повышение достоверности за счет возможности работы в режиме самоконтрол  операционной части устройства. Устройство содержит элементы НЕ 1 и 2, блок 3 управлени , триггеры 4 и 5, коммутаторы 6 и 7, триггеры 8 и 9, регистры аргумента 10, 11, коммутаторы 12 и 13, буферный регистр 14, коммутатор 15, сумматоры 16 - 18, схемы 19 сравнени , элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20, триггер 21, коммутатор 22 и имеет входы 23 и 24 первого и второго аргументов, тактовый вход 25, вход 26 разрешени  самоконтрол , выход 27 результата, выход 28 признака неисправности , выход 29 признака самоконтрол . 2 ил,

Description

.28 }27

О

3 00 О1 43 чС

Изобретение относитс  к вычислительной технике и может Выть использовано в с легализированных вычислител х.

Цель изобретени  - повышение достоверности за счет возможности работы в режиме самоконтрол  операционной части устройства.

На фиг. 1 представлена функциональна  схема устройства; на фиг, 2 - функциональна  схема блока управлени .

Устройство содержит элементы НЕ 1 и 2, блок 3 управлени , три1 геры 4 и 5, коммутаторы 6 и 7, триггеры 8 и 9, первый 10 и второй 11 регистры аргумента, коммутаторы 12 и 13, буферный регистр 14, коммутатор 15, сумматоры 16 - 18, схему 19 сравнени , элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20, триггер 21, коммутатор 22, входы 23 и 24 соответственно первого и второго аргументов , тактовый вход 25 вход 26 разрешени  самоконтрол , выход 27 результата, выход- 28 признака неисправности, выход 29 признака самоконтрол .

Блок управлени  содержит триггеры 30 и 31, элементы И-НЕ 32 и 33, элемент И 34, элементы И-НЕ 35-37, элемент НЕ 38, вход 39, тактовый вход 0 управлени  циклом самоконтрол , вход 41 разрешени  само контрол , тактовые выходы42 -45с первого по четвертый.

Устройство функционирует следующим образом,

В режиме Работа в I-M т акте по переднему фронту синхроимпульсов в перзый 10 и второй 11 регистры аргументов занос тс  n-разр дные мантиссы пр мых кодов оот- Еютственно действительной и мнимой т составл ющих комплексного -мела, л в буферный регистр 14 - значение модул  комплексного числа, составл ющие которого поданы в i-1-м такте. С выхода первого регистра 10 аргумента пр мой код действительной составл ющей поступает на входы первого 16 и второго 17 сумматоров, а л-2 старших разр да этого кода - на вход третьего сумматора 18. С анхода второго регистра 11 аргумента инверсный код мнимой составл ющей поступает на второй вход иторого сумматора 17, пр мой код- на второй вход третьего сумматора 18, а п-2 старших разр дов этого кода - на второй вход первого сумматора 16. На выходах-первого 16 и третьего 18 сумматоров реализуютс  соответственно функции 1

I RE I +

Iml

1

I Im I +-J I RE |.

На втором сумматоре 17 вычисл етс  разность кодов реальной к мнимой составл ющих . Если эта разность положительна , то на выход первого коммутатора 22 проходит результат с выхода первого сумматора 16, в противном случае на выход ком иутатора 22 проходит результат с выхода ч ретьего сумматора 18. Таким образом, в буферный регистр 14 заноситс  п+1 -разр д код модул  комплексного числа как результат сложени  большей составл ющей комплексного числа

0 с меньшей составл ющей, сдвинутой на два разр да в сторону младших разр дов. В режиме Рабо и результат с выхода третьего регистра пос гупает на выход 27 результата устройства.

5 Дл  проведени  самоконтрол  устройства на вход 26 разрешени  самоконтрол  подаетс  сигнал Лог. Г, Единичный сигнал с выхода второго триггера 4 разрешает работу всех триггеров, разблокирует элемен0 ты И-НЕ 32, И-НЕ 37 блока управлени , разрешает прохождение через второй 6 и третий 7 коммутаторы информации с выхода шестого коммутатора 15. На выходах 42 -45 блока 3 управлени  под действием синхро5 импульсов вырабатываютс  серии импульсов . Под воздействием отрицательных импульсов с выходов 42-44 происходит установка в единичное состо ние всех разр дов буферного регистра 14, первого 10 и

0 второго 11 регистров аргументов. Установка буферного регистра 14 происходит один раз за весь цикл самоконтрол  по первому синхроимпульсу , прошедшему на устройство после установки в единичное состо ние вто5 рого триггера 4.

Установка первого регистра 10 аргумента происходи с по всем нечетным синхроимпульсам , а установка второго регистра 11 аргумента - по первому и всем четным син0 хроимпульсам. По первому синхроимпульсу происходит установка в единичное состо ние также четвертого 5 и первого 9 триггеров . Единичное значение с выхода триггера 9 пропускает на вход первого сумматора 16

5 и вход третьего сумматора 18 значение Лог. 1 соответственно с выходов п того коммутатора 12 и шестого коммутатора 13, а также инвертирует на элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20 значение знакового разр да

0 второго сумматора 17.

Цикл самоконтрол  разбиваетс  на два этапа. На первом этапе, поскольку значение знакового разр да второго сумматора 17 инвертируетс , при RE Im на вход первого

5 коммутатора 22 будет проходить сумма с выхода третьего сумматора 18, а при RE т - с выхода первого сумматора 16. Таким образом, в буферный регистр 14 заноситс  результат сложени  меньшей составл ющей комплексного числа с большей

составл ющей, сдвинутой на два разр да в сторону младших разр дов (лри этом два старших разр да дополн ютс  единицами). При поочередном занесении в первый 10 и второй 11 регистры аргумента максималь- ных чисел соответственно во второй 11 и первый 10 регистры поочередно занос тс  п младших разр дов кода модул  с. выхода буферного регистра 14.

Результат на выходе буферного оегист- ра 14 в двух соседних тактах, начина  с второго, одинаков. На схеме 19 сравнени  происходит сравнение значений модул  предыдущего и последующего тактов, и результат сравнени  во всех нечетных тактах, начина  с третьего, фиксируетс  на п том триггере 21. При несовпадении значений модул  п тый триггер 21 устанавливаетс  в единичное состо ние, что  вл етс  сигналом неисправности устройства. Единичный сигнал с выхода неисправности устройства 28 запрещает прохождение синхроимпульсов на тактовый вход 25.

В 32-м такте (в общем случае - в такте 2n+1) в старшем п+1-м разр де буферного ре- гистра 14 по вл етс  значение Лог. О. Все триггеры переключаютс  по фронту, поэтому четвертый триггер 5,  вл ющийс  Т-триг- гером, в 32-м такте переключаетс  в нулевое состо ние. Нулевое значение с выхода чет- вертого триггера 5 переключает четвертый коммутатор 15, и на его выход начинает поступать код, старшие n-2-разр да которого  вл ютс  n-2-младшими разр дами кода с выхода коммутатора, а два младших раз- р да принимают значение Лог, 0. Поэтому , начина  с 33-го такта (в общем случае - с такта 2п+1+1), в первый 30 и второй 11 регистры будет по очереди заноситьс  код с модул  с выхода буферного регистра 14, сдвинутый на два разр да в сторону старших разр дов.

В 33-м такте первый триггер 9 переходит в нулевое состо ние, и начинаетс  второй этап цикла самоконтрол , на котором п тый 12, шестой 13 и первый 22 коммутаторы , первый 16, второй 17 и третий 18 сумматоры и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20 функционируют, как в режиме Работа. В цикле самоконтрол  в качестве большей составл ющей выступает максимальное число (2п-1), а в качестве меньшей составл ющей - код, получаемый на выходах вычитающего счетчика.

Таким образом, на первом этапе проис- ходит контроль первого входа первого сумматора 16 и второго выхода третьего сумматора 19 по всем 2П возможным значени м , а на втором этапе происходит контроль второго входа первого сумматора 16 и

первого входа третьего сумматора 18 по всем 2П возможным значени м.

В 41-м такте (в общем случае - в (2пМ ь 2П 1)-м такте происходит последнее сравнение цикла самоконтрол , При нормальной работе устройства в 40-м такте четвертый триггер 5 устанавливаетс  в единичное состо ние, а в 42-м такте по фронту на выходе буферного регистра 14 в единичное состо ние устанавливаетс  третий триггер 8. Единичное состо ние на выходе 29 сброса режима самоконтрол  свидетельствует об окончании цикла самоконтрол  и eeflef к сн тию сигнала Лог. 1й на выходе 26 разрешени  самоконтрол  устройства. С установлением первого триггера 4 в нулевое состо ние устройство переходит в режим Работа.

В режиме Работа блок управлени  блокирован сигналом Лог. О на входе 41 разрешени  самоконтрол . В режиме самоконтрол  при поступлении сигнала Лог. 1 на вход 41 первый синхроимпульс с входа 39 проходит через элемент И-НЕ 32 на выход 42 и на первый вход второго элемента 2И-ИЕ 35, что ведет к выработке импульса на выходе 43. Поскольку триггер 31 находитс  в нулевом состо нии (открыт элемент 2И 34), по первому синхроимпульсу также вырабатываетс  сигнал на выходе 44. По окончании первого синхроимпульса по фронту, получаемому на выходе элемента 32, триггер 30 переключаетс  в единичное состо ние , и нулевое значение с инверсного выхода триггера 30 блокирует дальнейшее прохождение синхроимпульсов на вход 42. Сигнал Лог. 1 с выхода триггера 30, поступающий на вход установки в нулевое состо-  ние триггера 31, разрешает рабо ту триггера 31. Триггер 31  вл етс  Т-тригге- ром, и при поступлении фронтов с входа управлени  циклом самоконтрол , начина  с второго, происходит переключение этого триггера из нулевого состо ни  в единичное и наоборот. При этом поочередно открываютс  элемент И-НЕ 33 и элемент И 34, поочередно пропуска  синхроимпульсы на выходы 43 и 44. Происходит выработка также синхроимпульса на выход 45. По окончании режима самоконтрол  сигнал Лог. О на входе 41 вновь блокирует блок управлени .

Claims (1)

1. Формула изобретени  Устройство дл  вычислени  модул  комплексного числа, содержащее два регистра аргументов, три сумматора и первый коммутатор , причем n-разр дкый выход первого регистра аргумента соединен с п-разр дны- ми входами первых слагаемых первого и второго сумматоров, выходы п-2 старших

   разр дов первого регистра аргумента соединены с п-2 младшими разр дами входа первого слагаемого третьего сумматора, п- разр дные пр мой и инверсный выходы второго регистра аргумента соединены с входами вторых слагаемых соответственно фетьего   второго сумматоров, выходы п-2 старших разр дов пр мого выхода второго регистра аргумента соединены с п-2 младшими разр дами входа второго слагаемого первого сумматора, выходы первого и третьего сумматоров соединены соответственно с первым и вторым информационными входами первого коммутатора, отличаю щ е- вс  тем, что, с целью повышени  достоверности за счет возможности работы в режиме самоконтрол  операционной части устройства , в него дополнительно введены п ть коммутаторов, схема сравнени , буферный регистр, п ть триггеров, два элемента НЕ., элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и блок управлени , причем входы первого и второго аргументов устройства соединены с первыми информационными входами соответственно второго и третьего коммутаторов, выходы которых соединены с информационными входами соответственно первого и второго регистров аргумен ов, входы начальной установки которых соедииены соответственно с первым и еторым тактовыми выходами б.покч управлени , тактовый вход устройства соединен с одноименный входом блока управлени , синхронизирующими входами записи первого и второго регистров аргумента, буферного регистра, первого триггера и а ходом первого элемента НЕ, выход которого соединен с входом управлени  циклом самоконтрол  блока управлени  и синхронизирующим входом второго триггера, информационный вход которого соединен с входом разрешени  самоконтрол  устройства, выход второго триггера соединен с входами сброса первого, третьего, четвертого и п того триггеров, управл ющими входами второго и третьего коммутаторов и входом разрешени  самоконтрол  блока управлени , третий тактовый .выход блока управлени  соединен с .синхронизирующим входом п того триггера , четвертый тактовый выход блока управлени  соединен с входами установки первого и четвертого триггеров i/f входом

   начальной установки буферного регистра, выход четвертого триггера соединен с информационными входами первого и . ретье- го триггеров и управл ющим еходом

   четвертого коммутатора, выход которого соединен с вторыми информационными входами второго и третьего коммутаторов, выход первого триггера соединен с управл ющими входами п того к шестого коммутаторов и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход кото- роге соединен с выходом знакового разр да второго сумма ора, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с управл ющим входом первого коммутатора, ri+1-й разр дный сыход которого соединен с (п+1)- м разр дным информационным входом буферного регистра и (п+1}-разр дным входом первого операнда схемы сравнени , п младших разр дов, выход буферного регистра соединен с rv младшими разр дами входа второго операнда схемы сравнени  и первым n-разр дным информационным входом четвертого коммутатора, выходы п-2 млэдших разр дов буферного регистра соединены , с п-2 старшими разр дами второго информационного входа четвертого коммутатора , два младших разр да второго информационного входа которого соединены

   со значением логического , выход п+1 старшего разр да буферного регистра соединен с п+1 м разр дов входа второго операнда схемы с|завнени «, входом второго элемента НЕ.и синхронизирующим входом

   третьего триггера, выход которого  вл етс  выходом признака самоконтрол  устройства , выход признака неисправности которого соединен с выходом п того триггера, информационный вход которого соединен с

   выходом схемы сравненм ;(п+1)-разр дный выход буферного регистра  вл етс  выходом результата устройства, выход второго элемзнта НЕ соединен с синхронизирующим входом четвертого триггера, выходы

   п того и шестого коммутаторов соединены с двум  младшими разр дами соответственно первого и третьего сумматоров, первые информационные входы п того и шестого коммутаторов соединены с входом логического 0, вторые информационные входы которых соединены с входом логической 1,