SU1187171A1 - Устройство дл контрол @ -разр дных схем сравнени - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ N-РАЗРЯДНЫХ СХЕМ СРАВНЕНИЯ, содержащее счетчик, элемент И, дешифратор , два триггера, блок анализа выходных сигналов, причем первый вход элемента И подключен к тактовой шине устройства, выход элемента И соединен со счетным входом счетчика, выход сравнени  и два выхода несравнени  контролируемой N -разр дной схемы сравнени  соединены с первым, вторым, третьим информационными входами блока анализа выходных сигналов соответственно, пр мые выходы триггеров соединены с четвертым, п тым информационными входами блока анализа выходных сигналов соответственно , выход которого  вл етс  выходом ошибки, отличающеес  тем, что, с целью повышени  производительности путем устранени  избыточности комбинаций входных переменных дл  N -разр дной схемы сравнени , в него введен ()-разр дный регистр сдвига, причем выход блока анализа выходных сигналов соединен с вторым входом элемента И, выход которого объединен с синхровходом (N-fl)-раз р дно го регистра сдвига, синхровходами первого и второго триггеров, информационные выходы счетчика соединены с соответству ющими информационными входами дешифратора , первый выход которого объединен с входами 3 и К первого триггера , второй выход дешифратора соединен с входом обнулени  счетчика, пр мой выход первого триггера объединен с входом К второго триггера и входом последовательной записи (N+1)-разр д00 ного регистра сдвига, инверсный выход -4 первого триггера соединен с входом второго триггера.

Description

1 Изобретение относитс  к автомати ке и вычислительной технике и мо сет быть использовано дл  входного конт рол  интегральных микросхем, выполн ющих функции сравнени  чисел, а также при реализации технических средств контрол  электронных блоков дискретной автоматики и вычислитель ной техники. Цель изобретени  - повьшение про изводительности устройства дл  конт рол  Ы -разр дных схем сравнени  двоичных чисел. На Лиг. 1 приведена ф нкциональна  схема; на фиг. 2 - временные диаграммы, по сн ющие работу устройства . Устройство содержит элемент И 1, :счетчик 2, (N+1)-разр дный регистр сдвига, контролируемую схему 4 Ьрав нени , дешифратор 5, триггеры 6 и 7 блок 8 анализа выходных сигналов, выход 9 устройства и вход 10 тактовых импульсов, четыре элемента ИСКПЮЧА ОЩЕЕ ИЛИ-НЕ 11-14, два элемента И-НЕ 15 и 16 и элемент И 17. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 11-14 элементы И-НЕ 15 и 16 , элемент И 17.. вход т в состав блока 8 анализа вУходных сигналов. Выходы 1,2, ..,, N регистра 3 сдвига подключены к первой группе входов контролируемой схемы 4 сравнени , а выходы 2, 3-, ...., (N+1) подключены к второй группе ее входов . Первые же три входа блока 8 анализа выходньпс сигналов подключен к выходам контролируемой схемы 4 сравнени , четвертый и п тьм входы соединены соответственно с пр мыми выходами триггеров 6 и 7. Пр мой выход триггера 7 подсоединен также к К -входу триггера 6 и входу последовательной записи регистра 3 сдвига. Инверсный вход триггера 7 соединен с 3 -входом триггера 6. Входы 3 и К триггера 7 соединены с первым выходом дешифратора 5. Второй выход дешифратора 5 соединен с R -входом счетчика 2, выходы которого соединены с входами дешифр тора 5. Выход блока В анализа выход ных сигналов подключен к первому входу элемента И 1, разреша  прохож дение тактовых импульсов с шины 10 тактовых импульсов на вход синхрони зации регистра 3 сдвига, счетный 12 вход счетчика 2 и счетные входы Триггеров 6 и 7. Число А поступает на первую группу входов контролируемой схемы 4 сравнени , число В на вторую группу входов. Счетчик 2, триггеры 6 и 7, регистр 3 сдвига измен ют свое состо ние по заднему фронту тактового импульса. V ч. Устройство работает следующим образом. В исходном состо нии все разр ды регистра 3 сдвига установлены в единичное состо ние, а триггеры 6 и 7 и счетчик 2 - в нулевое состо ние сигналом Установка (цепь сигнала Установка не показана). На четвертом и п том входах блока 8 анализа выходных сигналов - нулевые , что соответствует равенству чисел А и В по единицам. На выходе 9 устройства - единичный уровень, сигнализирующий об исправности . контролируемой схемы 4 сравнени  и разрешающий прохождение тактовых импульсов через элемент И -1 на счетные входы триггеров 6 и 7, счетчика 2 и вход синхронизации регистра 3 сдвига. На входе последовательной записи регистра 3 сдвига - нулевой уровень, что. вл етс  подготовкой записи нул  в первый разр д. По заднему фронту первого тактового импульса в первый разр д регистра записываетс  нуль, и триггер 6 переключаетс  из нул  в единицу. На четвертом и п том входе блока 8 анализа выходных сигналов устанавливаютс  соответственно уровни 1 и О, что соответствует проверке на неравенство . В случае исправности контролируемой схемы 4 сравнени  на выходе блок-а 8 анализа В5 1ходных сигналов сохран етс  единичный уровень. По заднему фронту второго тактового импульса нуль сдвигаетс  во второй разр д и снова записываетс  в первый разр д регистра 3 сдвига. Неравенство сохран етс , состо ние триггеров 6 и 7 также не измен етс . Таким образом, на каждом такте провер етс  один разр д на неравенство А В при равенстве остальных разр дов. Счетчик 2 подсчитывает поступающие импульсы. При поступлении N-ro импульса на первом выходе дешифратора 5 по вл етс  еди-. 3 ничньй уровень, устанавлива  триггер 7 в счетньй режим. По (М + О-му импульсу триггер 7 переключаетс  На первом вы из нул  в единицу ходе дешифратора 5 устанавливаетс  нулевой уровень, который запрещает переключатьс  триггеру 7 по последующим тактовым импульсам, .а на втором выходе по вл етс  единичный уровень, который устанавливает счет чик 2 в нулевое состо ние, В резуль тате обнулени  .счетчика на втором выходе дешифратора 5 снова устанавливаетс  нулевой уровень. На четвертом к п том входе блока анализа выходных сигналов - единичн уровни, что соответствует этапу проверки схемы 4 сравнени  на равенств чисел А и В по всем нул м. На выходе 9 устройства сохран етс  единичный уровень в случае исправности схемы 4 сравнени . На входе последо вательности записи регистра 3 сдвига - единичный уровень. Тем самьм подготовлена запись единиць в пер вьй разр д и, как результат- проверка первого разр да схемы 4 сравнени  на неравенство А В. По (М+2)-му импульсу единица записываетс  в первый разр д регистра 3 сдвига, а триггер 6 переключаетс  из единицы в нуль. На четвертом и п том входах блока 8 анализа выходных сигналов- устанавливаютс  уровни О соответствует проверке на неравенство А В. На выводе блока 8 анализа выходных сигналов в случае исправной работы сохран етс  еди1 4 ничный уровень. Остальные разр ды схемы 4 сравнени  провер ютс  таким же образом. По ()-му импульсу на первом выходе дешифратора 5 по вл етс  единичный уровень . По 2(М+1)-му импульсу устройство возвращаетс  в исходное состо ние . Следовательно, полна  проверка схемы 4 сравнени  на работоспособность производитс  за 2 (N+1)-тактов частоты тактовых импульсов. Дл  исправной схемы сравнени  в такте работы устройства должны выполн тьс  следующие услови  соответстви  выходных сигналов схемы 4 сравнени  выходным сигналам триггеров 6 и 8: А В Тгб Тг7 Вых.9При нарушении этих условий соответстви  блок 8 анализа выходных сигналов формирует на выходе 9 устройства сигнал ошибки нулевым уровнем. Это приводит к тому, что элемент.И 1 закрываетс , и тактовые импульсы не поступают на вход синхронизации регистра 3 сдвига, счетные входы триггера 6 и 7 и счетчика 2. В результате фик- сируетс  неисправное состо ние на (2N+1)-oM такте.

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ N-РАЗРЯДНЫХ СХЕМ СРАВНЕНИЯ, содержащее счетчик, элемент И, дешифратор, два триггера, блок анализа выходных сигналов, причем первый вход элемента И подключен к тактовой шине устройства, выход элемента И соединен со счетным входом счетчика, выход сравнения и два выхода несравнения контролируемой N -разрядной схемы сравнения соединены с первым, вторым, третьим информационными входами блока анализа выходных сигналов соответственно, прямые выходы триггеров соединены с четвертым, пятым информационными входами блока анализа выходных сигналов соответ- ственно, выход которого является выходом ошибки, отличающееся тем, что, с целью повышения производительности путем устранения избыточности комбинаций входных переменных для N -разрядной схемы сравнения, в него введен (Я+1)-разрядный регистр сдвига, причем выход блока анализа выходных сигналов соединен с вторым входом элемента И, выход которого объединен с синхровходом (N+1)-разрядного регистра сдвига, синхровходами первого и второго триггеров, информационные выходы счетчика соединены с соответствующими информационными входами дешифратора, первый выход которого объединен с входами 3 и К первого триггера, второй выход дешифратора соединен с входом обнуления счетчика, прямой выход первого триггера объединен с входом К второго триггера и входом последовательной записи (N+1 ^разрядного регистра сдвига, инверсный выход первого триггера соединен с входом второго триггера.

   1 1187171 2