SU540269A1 - Цифровой интегратор с контролем - Google Patents

Description

1

Изобретение относитс  к автОМатике и вычислительной технике, а имеппо к методам и устройствам контрол  цифровых интеграторов .

Р1звестен цифровой интегратор с контролем, содержащий реверсивный счетчик, выходы которого через элементы И соединены с входами регистра, и блок контрол  1. Этот интегратор отличаетс  сложностью, так как сравнение .показаний счетчика и регистра производитс  в каждом разр де.

Наиболее близким техническим решением к изобретению  вл етс  цифровой интегратор с контролем, который содержит делитель частоты и реверсивный счетчик, единичные выходы разр дов которых через элементы И и элемент ИЛИ соединены с выходом цифрового интегратора , DVRS-триггер знака, выходы которого соединены с входами «сложени  и «вычитани  реверсивного счетчика, и блок контрол . Шина счетных импульсов соединена с счетным входом делител  частоты 2.

В известном устройстве числа, поступающие на вход реверсивного счетчика интегратора, кодируютс  умнол :е1нием на некоторое посто нное целое число А.

Цепи делител  частоты в режиме контрол  переключаютс  таки-м образом, что он превращаетс  в сдвигающий регистр. В любой момент времени в сдвигающем регистре должно

быть не более одной единицы, котора  последовательно передвигаетс  от первого до л-го разр да и осуществл ет опрос элементов И. Имнульсы с элементов И через элемент

ИЛИ ноступают на вход декодирующего устройства , обнаруживающего ощибки в работе цифрового интегратора в режиме контрол .

В рабочем режиме декодирующее устройство -переключаетс  таким образом, что обеспечивает коэффициент делени  в А раз.

Надежность работы известного цифрового интегратора снил аетс  за счет использовани  в рабочем режиме узлов, необходимых только дл  контрол  цифрового интегратора, а

именно кодирующего и декодирующего устройств .

Недостаточна  достоверность контрол  цифрового интегратора, обусловлена тем, что относительна  дол  необнаруживаемых отказов равна 1/А поскольку используетс  контроль по mod А; контроль производитс  только при некоторых значени х подинтегральной функции, близких к значению, существовавщему в момент включени  режима контрол , а

поэтому цепи переноса некоторых разр дов реверсивного счетчика и некоторые входы вентплей могут остатьс  непровереннымп в контрольном и рабочем режимах используютс  разные цепи переноса делител  -частоты.

Цель изобретени  - повыщение надежности

работы цифрового интегратора за счет упрощени  ycTgioficTBa и .повышени  достоверности контрол .

Достигаетс  это благодар  тому, что в блок контрол  введены коммутатор режимов, формирователь имнульса, имитатор выходных сигналов и схема сравнени , причем первый вход коммутатора режимов соединен с входом импульсов приращени  подинтегральной функции, второй вход коммутатора режимов соединен с нулевым выходом л-го разр да делител  частоты, третий вход-с шиной управлени  реверсом, шина управлени  режимом соединена с четвертным -входом ком-мутатора режимов, V-входом DVRS-триггера знака и с входом формировател  импульса, выход которого соединен с первым S-входом DVRSтриггера знака и с S-входами реверсивного счетчика и п-го разр да делител  частоты, первый выход коммутатора режимов соединен со счетным входом реверсивнго счетчика и с С-входом DVRS-рриггера зиака, второй и третий выходы коммутатора режимов соединены с вторым S-входом и R-входом DVRS-триггера знака соответственно, D-вход DVRS-триггера знака Соединен с единичным выходом п-го разр да реверсивного счетчика, первый вход имитатора выходных сигналов соединен с нулевыми выходами разр дов делител  частоты , второй вход - с шиной счетных импульсов , третий вход - с единичными выходами разр дов реверсивного счетчика, а его выход- с .первым входом Схемы сравнени , второй вход которой соединен -с выходом цифрового интегратора, выход схемы сравнени   вл етс  выходом блока контрол .

На чертеже представлена принципиальна  схема предлагаемого цифрового интегратора с контролем.

Схема содержит контролируемый цифровой интегратор 1, блок 2 контрол , коммутатор 3 режимов, имитатор 4 выходного сигнала, схему 5 сравнени , реверсивный счетчик 6, делитель 7 частоты, формирователь 8 импульса, элементы И 9, элемент ИЛИ 10, логический элемент 11, элементы 12 и 13 запрета , дешифратор 14 нулей, дешифратор 15 единиц, элемент И 16, DVRS-триггер 17 знака, шина 18 счетных импульсов, шина 19 импульсов приращени  подинтегральной функции, шина 20 управлени  реверсом, шина 21 унравлени  режимом, выход 22 цифрового интегратора , выход 23 блока контрол .

Коммутатор 3 режимов содержит логический элемент И-ИЛИ И, состо щий из двух элементов И, выходы которых объединены элементом ИЛИ. Первые входы элементов И элемента И-ИЛИ 11 подключены к шине 19 импульсов приращени  подинтегральной функции и к нулевому выходу п-го разр да делител  7 частоты соответственно, вторые входы- парафазные и соедин ютс  с шиной 21 управлени  режимом. Выход элемента И-ИЛИ 11 соединен со счетным входом реверсивного счетчика 6. Коммутатор 3 режимов

содержит также два элемента запрета 12 и 13, у которых входы запрета соединены -с шиной 21 управлени  режимом. Второй вход первого элемента запрета 12 соединен с шиной 20 управлени  реверсом, а его выход соединен с входом второго элемента 13. Выходы первого и второго элементов запрета соединены с Sи R-входами DVRS-триггера 17 знака соответственно .

Цифровой интегратор с контролем работает следующим образом.

В рабочем режиме на вход реверсивного счетчика 6 поступают импульсы приращени  подинтегральной функции с шины 19 через логический элемент И-ИЛИ 11.

Состо ние триггера 17 знака при этом задаетс  сигналом управлени  реверсом .с шины 20 через элементы 12, 13 запрета по асинхронным S- и R-входам. При единичном (нулевом ) уровне сигнала на шине 20 триггер 17 знака устанавливаетс  в состо ние, соответствующее сложению (вычитанию).

В режиме контрол  на шину 21 поступает сигнал управлени  режимом в виде потенциала логической единицы. Он запрещает прохождение сигнала управлени  реверсом через элементы 12, 13 запрета и, поступа  на V-вход триггера 17 знака, разрешает управление триггером 17 в соответствии со значением сигнала на D-входе. Кроме того, сигнал управлени  режимом запрещает поступление импульсов приращени  на счетный вход реверсивного счетчика 6 и, напротив, разрешает поступление сигнала с п-го разр да делител  7 частоты .

Этот же сигнал, но с инверсией, поступает па С-вход (вход синхронизации) триггера 17 знака. В результате реверсивный счетчик переключаетс  от передних фронтов сигнала, а триггер знака - от задних.

В момент включени  режима контрол  по переднему фронту сигнала управлени  режимом формирователь 8 вырабатывает импульс, которым реверсивный счетчик 6, триггер 17 знака и л-й разр д делител  частоты устанавливаетс  в единичное состо ние.

Так как установка триггера знака в единичное состо ние соответствует сигналу сложени , то от первого положительного перепада выходного сигнала делител  частоты реверсивный счетчик из состо ни  II... I перейдет в состо ние 00...0. При этом на D-вход триггера 17 знака ноступит сигнал установки в нулевое состо ние, однако переключение триггера 17 произойдет только по-заднему фронту входного сигнала и при этом сформируетс  сигнал вычитани .

От следующего положительного перепада

60 па выходе делител  7 частоты реверсивный

счетчик 6 перейдет в состо ние П... I. При

этом на D-вход триггера 17 знака поступит

сигнал установки в единичное состо ние и пс

заднему фронту входного сигнала произойдет

65 переключение.

Снова будет сформирован сигнал сложени  и цикл повтор етс .

Таким образом, реверсивный счетчик 6 может переключатьс  только из состо ни  II ...I в состо ние 00...О и обратно, причем нереходы происход т в моменты времени, соответствующие переключению последнего разр да делител  7 частоты из единичного в нулевое состо ние.

В результате после каждого полного цикла пересчета делител  7 частоты на управл ющих входах элементов И 9 цифрового интегратора 1 потенциалы одновременно будут измен тьс  с запрещающего на разрешающий и .наоборот..

Тактовые импульсы, поступающие с входа 18 на счетный вход делител  7 частоты, распредел ютс  им так, что в данный момент времени импульс поступает на вход только одного элемента И 9. За полный цикл пересчета на выходах делител  частоты выделитс  импульсов, т. е. все тактовые импульсы , кроме того импульса, от которого все разр д, делител  перешли в нулевое состо ние .

Так как реверсивный счетчик перекл 0чаетс  в момент переполнени  делител  частоты, на выходе 22 интегратора 1 при состо нии реверсивного счетчика II...I выделитс  импульсна  последовательность с количеством импульсов . После переключени  реверсивного счетчика 6 в состо ние 00 ...О импульсы на выход проходить не будут.

Формируемый имитатором 4 сигнал полностью соответствует выходному сигналу интегратора 1 в режиме контрол . Дл  этой цели имитатор содержит два дешифратора: дешифратор 14 нулей делител  7 частоты и дешифратор 15 единиц реверсивного счетчика 6. Через элемент И 16 проход т только те счетные импульсы, которые не совпадают с состо ни ми 00...О реверсивного счетчика 6 и делител  7 частоты.

Выходна  и имитируема  последовательности сравнива отс  на схеме 5 сравнени . Признаком исправности цифрового интегратора служит отсутствие импульсов на выходе 23. Отказы в цифровом интеграторе привод т либо к пропаданию, либо к по влению лишних имнульсов на выходе интегратора. В этих случа х на выход 23 проход т импульсы, сигнализирующие об отказе.

Предлагаемое устройство обеспечивает повышенную надежность работы цифрового интегратора , обусловленную отсутствием вли ПИЯ блока контрол  на цифровой интегратор в рабочем режиме и повышенной достоверностью контрол  за счет полной проверки всех цепей делител  частоты, реверсивного счетчика , элементов И и ИЛИ.

Claims (2)

1.Авторское свидетельство СССР № 427331, М. КЛ.2 G06F 11/00, 1972 г.

2.«Обнаружение и исправление ошибок в дискретных устройствах под ред. В. С. Толст кова , М., «Сов. радио, 1972 г, стр. 168- 171, рис. 4.21 (прототип).

22