SU1282336A1 - Преобразователь дельта-модулированного сигнала в импульсно-кодомодулированный сигнал - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике. ЕГО использование в системах передачи данных позвол ет повысить достоверность преобразовани . Преобразователь содержит реверсивный счетчик, анализатор пол рности, блок триггеров задержки, мультиплексор, делитель частоты и элемент И. Введение регистра сдвига, двух счетчиков, другого элемента И, элемента НЕ, элемента ИЛИ-НЕ и элемента сравнени  обеспечивает устранение сбоев в режиме молчащего канала независимо от частоты их по влени  и пол рности, а также более точное формирование выходного сигнала. I з.п. ф-лы. 2 ил. с S (Л

Description

00

ISD

со

со Ot)

Итсзбретение относитс  к автоматике и вычислительной технике и может быть использовано в системах переда- пи данных.

Цель изобретени  - повышение достоверности преобразовани .

На фиг.1 изображена функциональна  схема преобразовател ; на фиг.2- временные диаграммы его работы.

Преобразователь дельта-модулиро- ванного (ДМ) сигнала в импульсно- кодовомодулированный (ИКМ) сигнал содержит делитель 1 частоты, анализатор 2 пол рности, элемент НЕ 3, счетчики 4 и 5, элемент 6 сравнени , ре версиеньш счетчик 7, регистр 8 сдвига , первый и второй элементы И 9 и 10, элемент ИЛИ-НЕ 11, блок 12 триггеров задержки, мультиплексор 13, информационный и тактовый входы 14 и 15, выход 16. Анализатор 2 пол рности выполнен на двухразр дном регистре 17 сдвига, двух элементах И 18 и 19 и элементе ИЛИ 20. .

Па фиг.2 обозначено:

й- входной ДМ-сигнал Y(t);

8 - сигнал n(t) на выходе анализатора 2;

6 - тактовые импульсы с частотой

f ДМ-сигнала;

г - К-сигналы Р (t) на выходах разр дов регистра 8 сдвига; л -сигнал C(t) на выходе второго

элемента И 10;

м -О-сигналы А (t) на выходах реверсивного счетчика 7; п - тактовые импульсы I(t) ИКМ- сигнала на первом выходе делител  1 частоты;.

Р - сигнал S(c) знака ИКМ-сигнала на выходе элемента 6 сравнени  Преобразователь ДМ-сигнала в ИКМ- сигнал работает следующим образом.

Входной сигнал в виде ДМ-последо- вательности Y(t) поступает со входа 14 на вход управлени  реверсивного счетчика 7. Последний  вл етс  идеальным интегратором, т.е. его выходной сигнал содержит в себе также накопленные ошибки, при наличии сбоев в ДМ-сигнале. Под сбоем в последовательности ДМ-сигналов следует понимать по вление двухэлементной пачки ДМ-сигналов (нулевой или единичной) в режиме молчани . Обнаружение такой пачки производитс  анализатором 2 пол рности, в сигнале П(с) которого длина пачек ДМ-символов по сравнению

5

0

5

0

5

0

5

0

5

с входным сигналом Y(rJ будет укорочена на один символ ДМ, Информацию

0наличии сбо  в последовательности Д1 1-сигнала Y(t) получают, подава  сигнал n(t) на регистр 8 сдвига. По вление сигнала на выходе первого элемента И 9 (при использовании семиразр дного регистра 8 сдвига) означает , что как до, так и после сбо  |сигнал Y(t) на прот жении, как минимум , трех тактов ДМ состоит из чередующихс  символов 1 и 0. При зан том :канапе люба  из комбинаций сигналов Р (c)...P(t) будет иметь вид, отличающийс  от 0001000. При наличии двухэлементной пачки ДМ-символов в начале или конце полезного сигнала по влению единичного импульса на выходе схемы эквивалентности преп тствуют сигналы P(t)1 и Р (с)1 соответственно.

В процессе работы преобразовател  может случитьс , что при зан том канале на прот жении семи тактов ДМ- сигнала возникает ситуаци , похожа  на сбой в последовательности ДМ-сиг- налов (сигналы Р,(с)...Р (t) образуют комбинацию 000100). Однако при зан том канале число, записанное в реверсивном счетчике 7, должно быть больше, чем 1. Поэтому при наличии высокого логического уровн  хот  бы на одном выходе реверсивного счетчика 7 (сигналы A(t), , , А| (с)) , кроме младшего, на выходе элемента ИЛИ-НЕ

11 высокий логический уровень отсут- ствует и сигнал C(t) равен нулю.

При этом не происходит уменьшени  посто нной составл ющей выходного ИШ-сигнала.

Выходной сигнал А(с),..A(t) реверсивного счетчика 7 поступает на входы блока 12 триггеров задержки , предназначенного дл  записи значени  аппроксимирующего сигнала при ДМ. Дл  перевода параллельного кода (сигналы Ад(t)...А (с)) в последовательный применен мультиплексор 13. На вход старшего разр да блока 12 триггеров задержки подаетс  знак ИКМ-слова, который получен на основании анализа последовательности ДМ- символов Y(t) и ее инверсной последовательности счетчиками 4 и 5. Счетчик 4 считает импульсы, указывающие на увеличение аппроксимирующего напр жени  при восстановлении ДМ-сигнала , а счетчик 5 - импульсы, укаэьтающие на уменьшение aпIIpoкcи и- рующего Ff а пр же ПИЯ.

Элемент 6 сравнени  в случае, когда число в счетчике 4 к концу цикла ИКМ болыле числа во втором счетчике 5, выдает сигнал низкого уровн , соответствующий положительному знаку ИКМ-слова. Когда показани  счетчика 5 больше показани  первого счетчика 4, выдаетс  высокий логический уровень S(t), соответствующий отрицательному знаку ИКМ- слова,

Выходными сигналами делител  1  вл ютс  синхроимпульсы l(t) дл  ус- тановки в О счетчиков 4, 5 и считывани  показаний элемента 6 сравнени  и блока 12 триггеров задержки с частотой циклов ИКМ-сигнала. Делитель 1 частоты осуществл ет также тактирование мультиплексора 13 дл  получени  ИКМ-сигнала в последовательном коде.

Таким образом, устранение сбоев в режиме молчащего канала происходит независимо от частоты их по влени  и пол рности. Кроме того, в преобразователе осуществл етс  более точное формирование кода ИКМ-сигнала.

Claims (2)

1. Преобразователь дельта-модули- рованного сигнала в импульсно-кодо- модулированный сигнал, содержащий первый элемент И, реверсивный счет- ч.ик, выходы которого с нулевого по К-й подключены к соответствующим с нулевого по К-й информационным входам блока триггеров задержки, выходы которого соединены с соответствующими информационными входами мультиплексора , делитель частоты, первый и второй выходы которого соединены с входами считывани  соответственно блока триггеров задержки и мультиплексора , выход, которого  вл етс  выходом преобразовател , анализатор пол рности, информационный вход которого и вход делител  частоты  вл ютс  соответственно информационным и тактовым входами преобразовател , отличгающийс  тем, что, с целью повышени  достоверности пре

5

0

5

0

5

0

5

0

образовани , в него введены регистр сдвига, счетчики, злемент сравнени , элемент ЕГШ-НЕ, второй элемент И и элемент НЕ, вход которого соединен с информационным входом первого счетчика , информационный вход второго счетчика объединен с входом элемента НЕ, управл ющим входом реверсивного счетчика и подключен к информационному входу преобразовател , выходы реверсивного счетчика с первого по К-й подключены к соответствующим входам элемента ИЛИ-НЕ, выход которого соединен с первым входом второго элемента И, выходы счетчиков подключены к соответствующим информационным входам элемента сравнени , выход которого соединен с (К+1)-м информационным входом блока триггеров задержки,, первый выход делител  частоты соединен с входом считывани  элемента сравнени  и входами обнулени  счетчиков, входы синхронизации которых объединены с входами синхронизации реверсивного счетчика, регистра сдвига и анализатора пол рности и подключены к тактовому входу преобразовател , выход анализатора пол рности соединен с информационным входом регистра сдвиг а, пр мой выход среднего разр да и инверсные выходы остальных разр дов которого подключены к соответствующим входам первого элемента И, выход которого соединен с вторым входом второго элемента И, выход которого подключен к входу запрета счета реверсивного счетчика.

2. Преобразователь по п.1, о т - л и чающийс  тем, что- анализатор пол рности выполнен на элементах И, ИЛИ и двухразр дном регистре сдвига, пр мые и инверсные выходы разр дов которого подключены к соответствующим входам соответственно первого и второго элементов И, выхо-. ды которых соединены с соответствующими входами элемента ИЛИ, выход которого  вл етс  выходом анализатора пол рности, информационный вход и вход синхронизации двухразр дного регистра сдвига  вл ютс  соответствующими входами анализатора пол рности .