SU1265754A1 - Устройство дл управлени пам тью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  управлени  пам тью. Цель изобретени  - повышение быстродействи  устройства. Устройство содержит коммутаторы, блоки пам ти, счетчик, дешифратор, блок логического анализа и блок местного управлени . Принцип работы устройства состоит в следующем . Определ етс  место дл  поступившего фрагмента пам ти в таблице свободной пам ти, наращиваетс  соответствующий фрагмент пам ти в таблице, если поступивший фрагмент  вл етс  дл  него смежным, вновь поступивший фрагмент записываетс  в таблицу в соответствии с его начальным адресом, если он не  вл етс  смежным, и таблица раздел етс  на две части, если она была полностью заполнена. 1 з.п. Р ф-лы, 1 ил. СЛ

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  управлени  лам тью.

Целью изобретени  - повышение быстродействи  устройства.

На чертеже изображена структурна  схема устройства дл  управлени  пам тью .

Устройство содержит первый 1, второй 2, третий 3 и четвертый 4 коммутаторы , первый 5 и второй 6 блоки пам ти , счетчик 7, дешифратор 8, блок 9 логического анализа и блок 10 местного управлени .

Блок 9 логического анализа содержит первый 11, второй 12 и третий 13 регистры, первый 14, второй 15-и третий 16 блоки сравнени , первый 17 и второй 18 сумматоры, блок 19 элементов ИЛИ и блоки 20-23 элементов И с первого по четвертый.

Блок 10 местного управлени  содержит регистр 24, первый 25 и второй 26 триггеры, первый 27, второй 28 и третий 29 элементы ИЛИ, элемент НЕ 30, первый блок 31 элементов И, генератор 32 импульсов, второй блок 33 элементов И, третий 34, четвертый 35 и п тый 36 триггеры, элементы И 37-41 с первогопо п тый, шестой, триггер 42, формирователь 43 импульсов , элемент 44 задержки, второй 45 и третий 46 блоки элементов ИЛИ.

Устройство имеет входы 47-55 и выходы 56-60.

Сущность работы устройства дл  управлени  пам тью заключаетс  в следующем . Дл  каждой освободившейс  области пам ти заданной емкости и с определенным начальным адресом устанавливаетс  место в таблиде начальны адресов свободных областей пам ти, провер етс  условие,  вл етс  ли нова  свободна  область смежной с какой-либо из имеющихс  областей. Если условие выполн етс , то емкости двух областей суммируютс . В противном случае провер етс  условие, заполнена ли вс  таблица свободной пам ти, и если заполнена, то производитс  деление таблицы на две части и вновь поступивша  область записываетс  на первое свободное место первой части таблицы. В противном случае вновь поступившей области пам ти определ етс  место в соответствии с ее начальным адресом.

Устройство работает, следующим образом .

В исходном Состо нии счетчик 7, регистры 11-13 и 24 и триггеры 25, 26, 34-36 и 42 обнулены.

По входу 51 в регистр 11 записываетс  код начального адреса А освободившейс  области пам ти, а по входу 52 в регистр 13 - ее объем V. По входу 54 поступает импульс запуска и устанавливает триггер 35 в единичное состо ние. При этом разрешаетс  прохождение импульсов с генератора 32 через элементы И 37 и ИЛИ 27 на счет3 ный вход счетчика 7. Дешифратором 8 разрешаетс  последовательное подключение  чеек блока 5 пам ти через коммутатора 3 к входу блока 15. При этом производитс  сравнение содержи0 мого i-й (,n)  чейки блока 5 пам ти (кода начального адреса А;(i-й свободной области пам ти) с содержимым регистра 11 (код А). При выполнении услови  А А; на выходе

5 блока 15 по вл етс  сигнал, который обнул ет триггер 35 (чем запрещаетс  прохождение импульсов с генератора 32), уменьшает содержимое счетчика 7 на единицу и устанавливает в единичное состо ние триггер 36.

0

В результате проведенных действий в таблице пам ти, реализованной блоками 5 и 6 пам ти, установлено место дл  вновь освободившейс  области пап ти с начальным адресом А и ем5 костью V. Затем провер етс ,  вл етс  ли эта область смежной с (1-1)-й, т.е. провер етс  условие А,-, V, А (в блоке 6 пам ти из  чеек хран тс  коды емкостей свободных облас0 тей пам ти, коды начальных адресов которых хран тс  в блоке 5 пам ти).

Claims (2)

1. При этом на выходе сумматора 18 по вл етс  код суммы А{ + i-i который сравниваетс  с кодом А блоком 14. Если коды совпадают, то на выходе блока 14 имеетс  единичный сигнал, который устанавливает в единичное состо ние триггер 25, сигнал с единичного выхода которого разрешает запись через элементы И 22 и ИЛИ 19 и коммутатор 2 кода суммы емкостей V. + V с выхода сумматора 17 в (1-1)-ю  чейку блока 6 пам ти и вьздаетс  на выход 56 устройства в качестве окончани  его работы . 3 В противом случае триггер 26 уст навливаетс  в единичное состо ние (через элемент И 40) и имеет место один из следующих двух случаев: вс  таблица заполнена, т.е. i-1 п-1; не вс  таблица заполнена, т.е. i-14 п-1. В первом случае на выходе блока по вл етс  единичный сигнал, который через элемент И 38 устанавливает триггер 34 в единичное состо ние. Сигнал с единичного выхода этого триггера поступает на выход 58 в качестве сигнала окончани  работы устройства , разрешает выдачу на выходы 59 и 60 устройства соответственно кодов начальных адрзсов из второй половины  чеек блока 5 пам ти (через коммутатор 3 и элементы И31) и их емкостей из второй половины  чеек блока 6 пам ти (через коммутатор 4 и элементы И 23), т.е. производитс  раздвоение таблицы свободной пам ти (одна таблица переполн етс , по этому она делитс  на две части,одна часть остаетс  в блоках 5 и 6 пам ти а друга  подаетс  на выходы устройства и записываетс  в другие блоки пам ти). Кроме того, при этом обнул  ютс  вторые половины  чеек блоков 5 и 6 пам ти, разрешаетс  запись в -7П , счетчик 7 кода числа у + 1 из регистра 24 (куда он заноситс  по входу 49 устройства) через элементы И 33 и /п запись в (у + 1)-е  чейки блоков 5 и 6 пам ти соответственно кодов, А (из регистра 11 .через коммутатор 1) и V (из регистра 13 через элементы И 21, ИЛИ 19 и коммутатор 2). При выполнении услови  -1 п-1 необходимо записать код A(V) в i-ю  чейку блока 5(6) пам ти, предварительно сдвинув (i,n-1)-e  чейки вниз на одну  чейку. В этом случае импуль с единичного выхода триггера 26 чере Элемент И 41 разрешает сдвиг на одну  чейку вниз информации дл  (i,n-1)-x  чеек блоков 5 и 6 пам ти, увеличивает содержимое счетчика 7 на единицу и разрешает запись кодов А, V соответственно в i-e  чейки блоков 5 и 6 пам ти. Единичный сигнал с i-ro выхода дешифратора 8 поступает на i-й вход (i, п-1)-х блоков элементов ИЛИ 45 и 46, чем разрешаетс  сдвиг вниз на одну  чейку (Т п-1)-х  чеек 75Д 5 и 6 пам ти. Сигнал с выхода блоков элемента И 41 в качестве сигнала окончани  работы поступает на выход 57 устройства. При по влении сигнала на одном из выходов 56-58 устройства операционна  система вьщает сигнал Исходное , состо ние на вход 55 устройства, коTopbrti обнул ет счетчик 7, регистры 11-13 и 24 и триггеры 25, 26, 34-36 и 42. По входам 47 и 48 производитс  первоначальна  установка содержимого  чеек блоков 5 и 6 (с помощью триггера 42), при этом в первую  чейку блока 5 пам ти записываетс  максимальный адрес данного внешнего устройства , затем по входу 53 поступает импульс, который обнул ет триггер 42 ц- счетчик 7. На этом работа устройства заканчиваетс . Формула изобретени  1. Устройство дл  управле Я паблоки м тью , дешифратор и счетчик, выход пам ти которого соединен с входом-дешифратора , выход которого подключен к первым входам коммутаторов, выходы первого и второго коммутаторов соединены соответственно с первыми входами первого и второго блоков пам ти, выходы которых подключены соответственно к вторым и третьим входам третьего и четвертого коммутаторов, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены блок логического анализа и блок местного управлени ,причем первый и второй выходы третьего коммутатора соединены соответственна с первыми входами блока местного управлени  и блока логического анализа. первый и второй выходы четвертого коммутатора подключены соответственно к второму и третьему входам блока логического анализа, вторые входы первого и второго коммутаторов  вл ютс  одним из входов устройства, выход дешифратора соединен с вторым входом блока местного управлени , выход счетчика подключен к четвертому входу блока логического анализа, выходы блока местного управлени  с первого по четвертый соединены соответственно со счетным и первым установочными входами счетчика, с третьим входом первого коммутатора и вторым установочным входом счетчика, вычитающий вход которого соединен с первым выходом блока логического анализа , четвертый вход первого коммутатора соединен с вторым выходом блока логического анализа, п тый вход первого коммутатора и третий вход второго коммутатора подключены к п тому выходу блока местного управлени , чет вертый вход второго коммутатора соединен с шестым выходом блока местного управлени , выходы которого с седьмого по дес тый подключены соответственно к второму входу второго блока пам ти, к третьему входу блока логического анализа, второму входу первого блока пам ти и третьему входу второго блока пам ти, третьему входу первого блока пам ти, четвертые входы блоков пам ти подключены к восьмому выходу блока местного управлени , первый выход блока логического анализа соединен с третьим входом блока местного управлени ,чет- 25 вертый вход которого соединен с треть им выходом блока логического анализа, п тый вход которого соединен с одиннадцатым выходом блока местного управлени , п тый вход которого соединен с четвертым выходом блока логического анализа, п тый выход блока логического анализа соединен с п тым входом второго коммутатора, выходы блока местного управлени  и блока логического анализа с шестого по дес 12 54 тыи  вл ютс  входами устройдругими ходы блока местного управлени  с двенадцатого по п тнадцатый и шестой выход блока логического анализа.
2. 2. Устройство по П.1, отличающеес  тем, что блок логического анализа содержит регистры. блоки сравнени , сумматоры, блоки элементов И и блок элементов ИЛИ, причем выход первого регистра подключен к первым входам первого и второго блоков сравнени , выход второго регистра соединен с первым входом третьего блока сравнени , выход третьего регистра подключен к первым входам первого сумматора и первого и второго блоков элементов И, входы блока элементов ИЛИ соединены, с выходами блоков элементов И с первого по третий, выходы первого и второго сумматоров подключены соответственно к первому входу третьего блока элементов И и второму входу первого блока сравнени , выходы блоков сравнени , блока элементов ИЛИ, четвертого блока элементов И и первого регистра  вл ютс  выходами блока логического анализа, входами которого  вл ютс  входы регистров, четвертого блока элементов И и второго сумматора , вторые входы блоков элементов И с первого по третий, первого сумматора , второго и третьего блоков сравнени .

   5if 053 9fff