SU1244717A1

SU1244717A1 - Формирователь адресных сигналов дл буферной пам ти

Info

Publication number: SU1244717A1
Application number: SU843786860A
Authority: SU
Inventors: Виктор Семенович Лупиков
Original assignee: Предприятие П/Я А-3756
Priority date: 1984-09-01
Filing date: 1984-09-01
Publication date: 1986-07-15

Abstract

Изобретение относитс к вычислительной технике и может бьггь использовано в качестве формировател адреса буферного запоминающего устройства дл последовательной адресации чеек пам ти. Целью изобретени вл етс расширение области применени формировател адресных сигналов . Устройство содержит счетчики адреса записи, чтени , счетчик объема , коммутатор, триггер, инверторы, элементы ИЛИ, И-ИЛИ. Область применени формировател расшир етс за счет возможности увеличени разр дности формируемого адреса. 1 ил. (Л с: to 4 4i

Description

, 1

Изобретение относитс к вычислительной технике и может быть использовано в качестве формировател адреса буферного запоминающего устройства дл последовательной адре сации чеек пам ти.

Цель изобретени - расширение области иримене н формировател адресных сигналов за счет увеличени разр дности, формируемого адреса.

На чертеже представлена структурна схема предлагаемого формировател адресных сигналов.

Формирователь ад()есных сигналов содержит первый счетчик 1, второй счетчик 2, элементы 3, И-ИЛИ, адресные выходы 4, первые 5 и второй 6 управл ющие входы, третий счетчик,, триггер 8, элемент 9 ИЛИ, первьй 10 и второй 11 инверторы с открытым кол лекторным выходом, согласующий элемент 12, коммутатор 13, третий 14 и четвертый 15 управл ющие входы, первьш 16 и второй 17 управл ющие выходы, п тый 18 и шестой 19 управ- л ющие входы, третий 20, четвертьга2 п тый 22 и шестой 23 управл ющие вьпсоды, установочный вход 24.

Формирователь адресных сигналов . работает следующим образом,,

Количество К модулей фор,мировате- л адресных сигналов зависит от требуемой информационной емкости буф.ер- ной пам ти и определ етс как

K 5:2SlN

;где N - требуемый информационный

объем буферной пам 1ти| п .разр дность счетчика 1 (счет

чиков 2,7)} К - ближайшее целое число.

Если дл организатдаи адресации к буферной пам ти требуетс один модуль формировател адресных сигналов , т.е. , то при его установке необходимо произвести следующую коммутацию управл ющих входов: п тьА 18, третий 14 управл ющие входы подключаютс к первому управл ющему входу 5; шестой 19, четвертый 15 управл ющие входы подключаютс к второму управл ющему входу 6. Первый управл ющий выход 16 вл етс указателем состо ни Буфер пуст. Второй управл ющий выход 17 вл етс указателем состо - ни Буфер заполнен.

Если дл орган тзации адресации к буферной пам ти требуетс мо

-5 и

0

O 5

17-2

дулей формировател адресных сигналов , то при их установке необходимо произвести следующую коммутацию управл ющих входов и выходов. П тый 1В, третий 14 управл ющие входы первого (младшие разр ды.адреса) модул формировател адресных сигналов соедин ютс с первым управл ющим йходом 5 этого модул и п тыми управ- л ющи ми входами 18 остальных К-1 модулей. Шестой 19, четвертый 15 управ,г1 юпще входы первого модул соедин ютс с вторым управл ющим входом 6 этого модул и шестыми управл ющими входами 19 остальных модулей . П тьй управл ющий выход 22 каждого модул , кроме последнего, (старшие .разр ды адреса), соедин етс с первым управл ющем входом 5 последующего модул . Шестой управл ющий выход 23 каждого модул , кроме последнего , соедин етс с вторым управ- л ющк м входом 6 последующего модул . Первые управл ющие выходы 16 всех модулей объедин ютс и вл ютс ука- зателем состо ни Буфер пуст. Вторые управл ющие выходы 17 всех мо- дулей объедин ютс и вл ютс указателем состо ни Буфер заполнен. Третий управл ющий выход 20 каждого модул , кроме последнего, соедин етс с третьим управл ющим входом 14 последующего модул . Четвертьй управ- л ющ1;1Й выход 21 каждого модул , кроме последнего., соедин етс с четвертым управл ющим входом 15 последующего модуп . Коммутатор 13 всех модулей, кроме последнего,.устанавливаетс в такое положение, при котором к выходу коммутатора 13 подключаетс выходной сигнал триггера 8.В такое же положение устанавливаетс коммута-- тор 13 и в последнем модуле в том случае, если его разр дность полностью используетс дл адресации чеек буферной пам ти. Если это условие не выполн етс , то коммутатор 13 устанавшиваетс в положение, при котором на его выходе присутствует сигнал одного соответствующего разр да , счетчика 7.

Перед началом работы сигналом по установочному входу 24 счетчики 1, 2, 7 и триггеры 8 модулей устанавливаютс в нулевое состо ние.

При поступлении запроса за текущим адресом записи, который поступа- . ВТ на первый управл ющий вход 5 пер3

вого модул , а также на третий 14 и п тый 18 управл ющие входы этого модул и п тые управл ющие входы 18, остальных модулей, -к адресным выходам 4 модулей подключаютс через от- крытые по третьим-входам элементы 3 И-ИЛИ выходные сигналы счетчиков 1. Задним фронтом сигнала на первом управл ющем входе 5 первого модул производитс модификаци содер- жимого счетчика 1 и счетчика 7 (добавл етс 1). Формирование последующих адресов записи дл буферной пам ти осуществл етс аналогично.

При поступлении запроса за текущи адресом чтени , который поступает на второй управл ющий вход 6 первого модул , а также на четвертый 15 и шестой 19 управл ющие входы этого модул и шестые управл ющие входы 19 остальныйх модулей, к адресным выходам 4 модулей подключаютс через от крытые по четвертым входам элементы 3 И-ИЛИ выходные сигналы счетчиков 2, Задним фронтом сигнала на вто- ром управл ющем входе 6 первого модул производитс модификаци содержимого счетчика 2 (добавл етс 1) и счетчика 7 (вычитаетс 1). Формирование последующих адресов чтени

дл буферной пам ти осуществл етс аналогично.

Триггеры 8 устанавливаютс в единичное состо ние сигналами перепол- нени соответствующих счетчиков 7 и сбрасываютс в нулевое состо ние I сигналами, приход щими на вычитающие входы этих счетчиков.

формула изобретени

Формирователь адресных сигналов дл буферной пам ти, содержащий первый и второй счетчики, входы которых соответственно вл ютс первым и вторым управл ющими входами формировате

5 10

5 20

25 зо

5

0

5

7174

л адресных сигналов, а их выходы соединены соответственно с первыми и вторыми входа1 И элементов И-ИЛИ, вьгходы которых вл ютс адресными выходами формировател адресных сигналов , третий счетчик и триггер, отличающийс тем, что, с целью расширени области применени формировател адресных сигналов за счет увеличени разр дности формируемого адреса, он содержит элемент ИЛИ, первьш и второй инверторы с открытыми коллекторными выходами, коммутатор и согд1асующий элемент, входы которого соединены соответственно с выходами первого и второго инверторов с открытыми коллекторными выходами и вл ютс первым и вторым управл ющими выходами формировател адресных сигналов, вход первого инвертора с открытым коллекторным выходом соединен через элемент ИЛИ с выходами триггера и третьего счетчика, первый и второй входы которого вл ютс третьим и чет- вертым управл ющими входами формировател адресных сигналов, выходы третьего счетчика вл ютс соответственно третьим ,и четвертым управл ющими выходами формировател адресных сигналов, причем один выход третьего счетчика соединен с первым входом триггера, второй вход которого подключен к другому входу третьего счетчика, выход триггера соединен с одним входом коммутатора, другие входы которого подключены к соответствующим выходам третьего счетчика, кроме последнего, а выход коммутатора соединен с входом второго инвертора с открытым, коллекторным выходом, выходы первого и второго счетчиков вл ютс соответственно п тьм и шестым управл ющими выходами формировател адресных сигналов, п тым и шестым управл ющими входами которого вл ютс соответственно третие и четвер- :тые входы элементов И-ИЛИ.

Claims

Формула изобретения

Формирователь адресных сигналов для буферной памяти, содержащий первый и второй счетчики, входы которых соответственно являются первым и вторым управляющими входами формировате ля адресных сигналов, а их выходы соединены^ соответственно с первыми и вторыми входами элементов И-ИЛИ, выходы которых являются адресными 5 выходами формирователя адресных сигналов, третий счетчик и триггер, отличающийся тем, что, с целью расширения области применения формирователя адресных сигналов за

10 счет увеличения разрядности формируемого адреса, он содержит элемент ИЛИ, первый и второй инверторы с открытыми коллекторными выходами, коммутатор и согласующий элемент, входы которого

15 соединены соответственно с выходами первого и второго инверторов с открытыми коллекторными выходами и являются первым и вторым управляющими выходами формирователя адресных сигналов, 2Q вход первого инвертора с открытым коллекторным выходом соединен через элемент ИЛИ^: с выходами триггера и третьего счетчика, первый и второй входы которого являются третьим и чет25 вертым управляющими входами формирователя адресных сигналов, выходы третьего счетчика являются соответственно третьим и четвертым управляющими выходами формирователя адресных ₃q сигналов, причем один выход третьего счетчика соединен с первым входом триггера, второй вход которого подключен к другому входу третьего счетчика, выход триггера соединен с одним входом коммутатора, другие ³³ входы которого подключены к соответствующим выходам третьего счетчика, кроме последнего, а выход коммутатора соединен с входом второго инвертора с открытым, коллекторным выходом, вы40 ходы первого и второго счетчиков являются соответственно пятым и шестым управляющими выходами формирователя адресных сигналов, пятым и шестым управляющими входами которого являются соответственно третие и четвертые входы элементов И-ИЛИ.