SU1185329A1 - Устройство дл вычислени элементарных функций - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЬИИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНЮЩЙ, содержащее счетчик пор дка, входной регистр, сдвигатель, первый и второй блоки пам ти и блок управлени , причем выход счетчика пор дка соединен с первой группой входов, сдвигател , втора  группа входов которого соединена с выходами входного регистра, адресными входами первого блока пам ти и первым входом блока управлени  первый выход которого соединен со счетным входом счетчика по-: р дка, выход сдвигател  соединен с адресным входом второго блока пам ти , отличающеес  тем, что, с целью повьшени  быстродействи , в него введены первый и второй входные коммутаторы, блок определени  степени многочлена и блок вычислени  многочлена, причем выходы первого и второго входных коммутаторов соединены с информационными входами соответственно счетчика пор дка и входного регистра. .первые информационные входы первого и второго входных коммутаторов соединены с информационным входом устройства, вход пуска которого соединен с вторым входом блока управлени , выходы с третьего по одиннадцатый которого соединены соответственно с управл ющими входами первого входного коммутатора, второго входного коммутатора, входного регистра , сдвигател , блока определени  степени многочлена, блока вычислени  многочлена первого блока пам ти , второго блока пам ти и выо S ходом устройства, третий и четвертый входы блока управлени  соеди (Л нены соответственно с выходом сдвигател  и выходом блока определени  степени многочлена, содержащего три шифратора и три элемента ИШ, выходы с первого по Третий разр дов с первого по третий шифраторов соединены соответственно с первого по третий :входами каждого элемента ИЛИ, выхо- . ел .ды которых  вл ютс  выходом блока определени  степени многочлена, информационные и управл ющие входы каждого шифратора соединены соответственно с выходом сдвигател  и управ- л ющим входом блока определени  степени многочлена, блок вычислени  многочлена содержит четыре коммутатора , узел умножени , сумматор и регистр результата, причем первый и второй информационные входы первого коммутатора соединены с выходами соответственно счетчика пор дка и входного регистра, информационные входы с первого по п тый второго коммутатора соединены соответственно с

Description

выходом первого блока пам ти, выходом второго блока пам ти, выходом сумматора, входом первой константы устройства и входом второй констант устройства, выходы первого и второг коммутаторов соединены с соотвйтствуюпщми информационными входами узл умножени , выход которого соединен с первыми информационными входами третьего коммутатора и сумматора, . второй информационный вход которого соединен с выходом четвертого коммутатора , первый и второй информационные входы которого соединены с выходами соответственно первого и второго блоков пам ти, выход сумматора соединен с вторым информационным входом третьего коммутатора, выход которого соединен с информационным входом регистра результата, выход которого соединен с выходом устройства, выходы сумматора и узла умножени  соединены соответственно с вторыми и третьими информационными входами первого и второго входны коммутаторов, управл ющие входы всех коммутаторов соединены с управл ющим входом блока вычислени  многочлена, подключенного к входам

5329

разрешени  узла умножени , сумматора и регистра результата, блок управлени  содержит схему сравнени  аргумента, регистр, счетчик, шифратор и узел пам ти, выход которого соединен с информационным входом регистра, выход первой группы разр дов которого соединен с первым входом шифратора, второй вход которого соединен с четвертым входом блока, выход шифратора соединен с установочным входом счетчика адреса, вход разрешени  записи которого соединен с вторым входом блока, выход счетчика адреса соединен с адресным входом узла пам ти, первый и второй информационные входы схемы сравнени  аргумента соединены соответственно с первым и третьим входами блока, управл ющий вход и выход схемы сравнени  аргумента соединеIны соответственнб с выходом шифратора и седьмым и одиннадцатым выходами блока, выходы с первого по шестой которого соединены с выходами с второй по седьмую групп разр дов регистра, выходы с восьмой по дес тую групп разр дов которого соединены с соответствующими выходами блока управлени .

Изобретение относитс  к вычислительной технике и может быть исполь зовано как в качестве автономного функционального преобразовател , так и в качестве периферийного процессора в специализированных универсальных ЦВМ дл  вычислени  функций . Цель изобретени  - повышение быстродействи  . На фиг. 1 приведена блок-схема устройства; на фиг. 2 - функциональ на  схема блока.вычислени  многочле на; на фиг. 3 - функциональна  схем блока определени  степени многочлен на фиг. 4-6 приведены блок-схемы алгоритмов вычислени  функций е , ц соответственно; на фиг. 7 функциональна  схема программируемой логической матрицы; на фиг. 8 и 9 функциональна  схема блока управлени . Устройство состоит из входных коммутаторов 1 и 2, счетчика 3 пор дка , входного регистра 4, сдвигател  5, блоков 6 и 7 пам ти, блока 8 вычислени  многочлена, блока 9 определени  степени многочлена и блока 10 управлени . Блок вычислени  многочлена содержит коммутаторы 11 и 12, узел 13 умножени , коммутатор 14, сумматор 15, коммутатор 16 и регистр 17 результата. Блок определени  степени многочлена состоит из шифраторов, выполненных на программируемых логических матрицах (ПЛМ) 18 - 20, и элементов ИЛИ 21-23. Блок управлени  содержит узел 24 пам ти, регистр 25, счетчик 26 адреса , 27 шифратор и схему 28 сравнени  аргумента. Кажда  программируема  логическа  матрица имеет элементы ИЛИ 29 35 , элементы И 36 и элементы ИЛИ 37 - 37. Шифратор 27 содержит счетчик 38 дешифратор 39,элементы И tO-59,элементы ИЛИ 60-66 и элементы НЕ 67 и 68. Схема сравнени  аргумента 28 состоит из дешифратора 69, элементов И 70-83, элементов НЕ 84 - 101 элемента И 102, элементов ИЛИ 103 и 104 и мультиплексоров 105 и 106. Вычисление функции в устройстве раздел етс  на два этапа. На I этапе диапазон изменени  аргумента функции .сводитс  к интервалу 0; 1. На II этапе происходит собственно вычисление функции. Рассмотрим приведение аргумента к интервалу 0 1 в отдельности дл  каждой из функций е, пх, sinx. Дл  вычислени  функций е(фиг.5 необходимо выделить целую часть аргумента, вычислить функции от обеих частей аргумента и затем перемножить полученные значени : X -entjf x-en-tx «tx где е - функци  от целой части аргумента, е - функци  от дробной час ти аргумента. При этом, как показали расчеты, диапазон изменени  пор дка аргумен та составл ет от (-7) до (+7). На вход устройства поступают мантисса аргумента (на коммутатор пор док аргумента (на коммутатор 1 признак функции е и сигнал Пуск (в блок 10 управлени ). По сигналу Пуск блок 10 управлени  записыва ет аргумент на входной.регистр 4 и счетчик 3 пор дка. Затем начинаетс анализ величины пор дка в блоке 10 управлени . Если пор док аргуме та не равен нулю, то, в зависимости от знака пор дка, алгоритм приведени  к интервалу раздел етс  на две ветви. Пусть знак пор дка аргумента больше О, тогда при РХ формируетс  сигнал е оо , если Рх то мантисса аргумента сдвигаетс  влево с вычитанием единицы из величины пор дка. Сдвиг мантиссы про должаетс  до равенства пор дка аргумента нулю. При сдвиге влево старшие разр ды мантиссы занос тс  в 1-8 разр ды входного регистра 4. Эти разр ды в дальнейшем служат адресом дл  блока 6 пам ти, где хран тс  величины . При 294 необходимого сдвига всей мантиссы аргумента вправо не происходит, а с помощью сдвигател  5 вправо сдвигаютс  лишь разр ды, составл ющие старшую часть мантиссы разр дов ) . Величина сдвига зависит от величины пор дка аргумента, но не больше 7. Табл. 1 по сн ет работусдвигател  5 дл  5 10, управл емого трем  последними разр дами счетчика 3 пор дка. Если Р -7, то формируетс  сигнал е 0. Код, получаемый на выходах сдвигател  5, поступает на адресные входы блока пам ти 7 и на входы всех ПЛМ 18 - 20. Дл  программировани  ПЛМ бьши определены диапазоны значений старшей части аргумента, при которых (функци  аппроксимируетс  многочленом 5, 4 или 3-й степени (табл. 2). В табл. 3 приведены значени  аргумента и состо ни  соответствующих им выводов ( Y1,V 2, V 3) блока 9. Признак вычислени  функции Р из блока 10 управлени  поступает на вход Разрешение выборки ПЛМ 18. При этом остальные ПЛМ 19 и 20 не работают. Сигнал с соответствующего выхода ПЛМ 18 поступает на вход блока 10 управлени  и определ ет какой степени (третьей, четвертой, п той) должен в данном случае вычисл тьс  многочлен. Многочлен вычисл етс  в блоке 8 вычислени  многочлена (фиг. 3) по схеме Горнера: Р (х) с(((( «jxjjjj. Коэффициенты dp,..., о хран тс  в блоке 7 пам ти. Адресом блока 7 пам ти служат старшие разр ды аргумента (Хст) наход щегос  во входном регистре 4. Адрес, через сдвигатель 5, поступает на адресные входы блока 7 пам ти . Аргумент через коммутатор 11 поступает в узел 13 умножени . Вначале выбираетс  коэффициент oij , который через коммутатор 12 поступает в узел 13 умножени . Параллельно с умножением происходит выборка коэффициента «4 , который суммируетс  с произведением «5х- Сумма o +qjj передаетс  через коммутатор 11 на вход узла 13 умножени . Далее выполн ютс  остальные действи  необходимые дл  вычислени  многочлена. Значение многочлена фиксируетс  на входном регистре 4 и регистре 17 результата По окончании вычислени  многочле на в блоке 10 управлени  анали7 зируетс  содержимое 1-8 разр дов входного регистра 4 (условие oi на фиг. 5). Если все 1-8 разр ды равны нулю ( oi 1), то значением фун ции будет значение многочлена. Если 1-8 разр ды не равны нулю, то из блока 6 пам ти выбираетс  значение е и передаетс  в узел 13 умножени вместе со значением многочлена. Про ведение Р/,е через коммутатор 16 и регистр результата 17 передаетс  на вькод. На этом процессор заканчи вает свою работу.„ Функци  2п X Приведение к интервалу fO; 1j аргумента ч х основано на следующем Пусть аргумент задаетс  выражением )( Мх2 где Mj( - мантисса аргумента X, Р - пор док аргумента X. Логарифмиру , получают: Ьх Епм(-|-р evil. Имеет место равенство: En M|(fn(1+Z) , где О 2 1; 2 xМ )(- мантисса, сдвинута  таким о разом, что может быть представлена кодом: -1 -2Г--1 -Г| где 2 - двоична  цифра числа. Сдвиг выполн етс  до первой ситуации, при которой перед зап т устанавливаетс  единица, т.е. мож записать: . MJ; где If. - число сдвигов до получен кода (1) 2i. Таким образом: en х Рп (AAl2)-P, к j X X (z)+(R,-k)()+aPn2, где (Pjc. К) код, содержащийс  на счетчике пор дка 3. Как и в предыдущем случае на вх поступают аргумент, признак вычисл емой функции, сигнал Пуск, По сигналу Пуск блок 10 управлени  записьгоает аргумент во входной регистр 4 и счетчик 3 пор дка. После этого происходит анализ знака мантиссы аргумента в блоке 10 управлени  (фиг. 6). Если знак отрицательный , то формируетс  сигнал Вычисление невозможно. Если знак положительный, то начинаютс  сдвиги аргумента влево на входном регистре 4. Сдвиги продолжаютс  до по влени  в старшем разр де входного регистра 4 единицы. Затем производитс  еще один сдвиг влево, чтобы получить переменную согласно (1). Дл  вычислени  многочлена приведенный аргумент со счетчика 3 пор дка и входного регистра 4 передаетс  в узел 13 умножени . Адрес на блок 7 пам ти (10 - 19-й разр ды входного регистра 4) передаетс  через сдвигатель 5 без сдвига благодар  блокировке выходов счетчика 3 пор дка признаком функции, на адресные входы блока 6 пам ти и на вход второй ПЛМ 19. После определени  степени многочлена начинаютс  действи  по вычислению значени  многочлена аналогично описанному выше . Значение с выхода сумматора 15 передаетс  на входной регистр 4. Затем величина, хранима  на счетчике, 3 пор дка Q , передаетс  в узел 13умножени , где умножаетс на константу 2п2 . Константа Sn2 реализуетс  путем установки в четвертой группе входов коммутатора 12, необходимых потенциалов. С входного регистра 4 на сумматор 15 поступает значение многочлена, а с выхода узла 13 умножени  через коммутатор 14произведение (п2 . Результат суммировани  (значение функции) через коммутатор 16 и регистр 17 результата поступает на выход. Функци  sinx. Сведение аргумента функции sfnх к интервалу О; 1 (фиг. 7) основано на соотношении: Sin X Sin(fy7(cf V) sin V где ) - целое число-, f- переменна  в интервале 0,2)/ 2J{xf eniferx) X X ),(-entier-J, 21Т Обозначают 7 -eatfEv-, где О 2 ; 1. Два старших разр да величины указывают номер квадранта, в которо находитс  угол V. Представл ют величину sin как sinf Sin 27/2 sin-y-V , где О : V 1. Вычисление sinjVB зависимости от квадранта, в котором находитс  аргумент, выполн етс  по формулам: Sin-V квадранта 242 -sin - d-v) дл  II квадрант 2 Sin LM. -Sin -Y дл  III квадранта Sin ((-V) дл  .IV квадранта Формулы вычислени  cos V имеют вид: sin-(t-V) дл  I квадранта.; I(3) -sin-s-V дл  II квадранта) cosfV Sin-y-(1-vj) дл  III квадранта дл  IV квадранта По сигналу Пуск блок 10 управлени  записывает поступающий аргу000 001 010 011 100 101

Таблица 1

+ +

ч- 4+

+

+ + ц+ -t- + +

+ мент во входной регистр 4 и счетчик 3пор дка. Затем аргумент умножаетс  на м в узле 13 умножени . Произведение вновь записываетс  на входной регистр А. Если пор док произведени  р О и , то сдвига  влево содержимое входного регистра 4, добиваютс  равенства пор дка нулю (получают переменную 2), После вьтолнени  сдвигов, или при РХ в блоке 10 управлени  анализируютс  10 и 11 разр ды входного регистра 4. В зависимости от номера квадранта и вида функции (51п5 или cos X ) принимаетс  решение о вычитании jf MX из единицы согласно (2) и (3). Дл  этого аргумент передаетс  на вход сумматора 15. Полученна  разность снова записываетс  во входной регистр 4. Затем содержимое входного регистра 4сдвигаетс  на два разр да влево. Если не быпо необходимости получать разность, то подобные сдвиги выполн ютс  сразу же после определени  квадранта. После этих действий содержимое входного регистра 4 передаетс  на вход узла 13 умножени  Код с выхода сдвигател  5 поступает на вход третьей Ш1М 20 и на адресные входы блока 7 пам ти. На вход Разрешение выборки третьей ПЛМ 20 поступает признак функции из блока 10 управлени .

110 111 Примечание. + означает наличие на выходе сдвигател  5 значени  К-го разр дного входного регистра 4. Т а б л и ч а 2

X

о о

о о о о

т-CN

о о о

о о о

о о о о о о

о о о о о

о о о

о о о

и

ооо

оо

оо

о оо

CT

со

vO

т-IXJМ

о -- и о о -о о о

о о о

о о о

00

о-sxJ

оо ооо

ооо

о о о

о о о

о о о

о

о о

о о о о

о

X ооXо- о- -т- , .-.-т-гооооо

ооооо о

X X

g X

CNсо tlO vOГ

оо

g и

о о о о

о

о

см со

Ю4D

00

u3UBf LJ

HfOH yma-К HOf i y/Tjopan }, 2/namopof f. 2

J- 7fla3flJt f cvemwAa ffejOf/ffoS 10-5дразрл

Aof fffff / t ue/f7fla ff

taZ

1Z

ОтЗ.-гоЛЗУ7

ffmi-foffSye

0m Saoffo f florSjreMujt /O

И ЦВМ

.1

6Ц8М

re

17

IS

Ify Фив. Z

От tf управ е и/1

fffff cffft/eafrre 5

ffS/rfff y/rpcrejt fft/9

ifetfOMrf t f на

aaorntut Mnaeo etfe

f ffOffttf)

.A

C Hova/ o у

Унномгмие fto/fmuccti на 1/2 It

6 iwc/fftat f ttotov/гена

r offetf

(tf

y

Фut.f

У1

flo9flfa/fwe e /7opffa

Фм. 7

H«f u9 ном

fO, ffpospftfu pttuempo 4

1-6 раарл о p«euempa49 ,. Moeo f eei/crrrf)o fsvaf r affntffctf)

{кгзр  л/ cvffrtHu a J ftop/tfffa

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее счетчик порядка, входной регистр, сдвигатель, первый и второй блоки памяти и блок управления, причем выход счетчика порядка соединен с первой группой входов, сдвигателя, вторая группа входов которого соединена с выходами входного регистра, адресными входами первого блока памяти и первым входом блока управления, первый выход которого соединен со счетным входом счетчика порядка, выход сдвигателя соединен с адресным входом второго блока памяти, отличающееся тем, что, с целью повышения быстродействия, в него введены первый и второй входные коммутаторы, блок определения степени многочлена и блок вычисления многочлена, причем выходы первого и второго входных коммутаторов соединены с информационными входами соответственно счетчика порядка и входного регистра, первые информационные входы первого и второго входных коммутаторов соединены с информационным входом устройства, вход пуска которого соединен с вторым входом блока управ ления, выходы с третьего по одиннадцатый которого соединены соответственно с управляющими входами первого входного коммутатора, второго входного коммутатора, входного регистра, сдвигателя, блока определения степени многочлена, блока вычисления многочлена первого блока памяти, второго блока памяти и выходом устройства, третий и четвертый входы блока управления соединены соответственно с выходом сдвигателя и выходом блока определения степени многочлена, содержащего три шифратора и три элемента ИЛИ, выходы с первого по третий разрядов с первого по третий шифраторов соединены соответственно с первого по третий входами каждого элемента ИЛИ, выходы которых являются выходом блока определения степени многочлена, информационные и управляющие входы каждого шифратора соединены соответственно с выходом сдвигателя и управ-» ляющим входом блока определения сте-1 пени многочлена, блок вычисления многочлена содержит четыре коммутатора, узел умножения, сумматор и регистр результата, причем первый и второй информационные входы первого коммутатора соединены с выходами соответственно счетчика порядка и входного регистра, информационные . входы с первого по пятый второго коммутатора соединены соответственно с

   SU ,.1185329 >

   выходом первого блока памяти, выходом второго блока памяти, выходом сумматора, входом первой константы устройства и входом второй константы устройства, выходы первого и второго коммутаторов соединены с соответствующими информационными входами узла умножения, выход которого соединен с первыми информационными входами третьего коммутатора и сумматора, . второй информационный вход которого соединен с выходом четвертого коммутатора, первый и второй информационные входы которого соединены с выходами соответственно первого и второго блоков памяти, выход сумматора соединен с вторым информационным входом третьего коммутатора, выход которого соединен с информационным входом регистра результата, выход которого соединен с выходом устройства, выходы сумматора и узла умножения соединены соответственно с вторыми и третьими информационными входами первого и второго входных коммутаторов, управляющие входы всех коммутаторов соединены с управляющим входом блока вычисления многочлена, подключенного к входам разрешения узла умножения, сумматора и регистра результата, блок управления содержит схему сравнения аргумента, регистр, счетчик, шифратор и узел памяти, выход которого соединен с информационным входом регистра, выход первой группы разрядов которого соединен с первым входом шифратора, второй вход которого соединен с четвертым входом блока, выход шифратора соединен с установочным входом счетчика адреса, вход разрешения записи которого соединен с вторым входом блока, выход счетчика адреса соединен с адресным входом узла памяти, первый и второй информационные входы схемы сравнения аргумента соединены соответственно с первым и третьим входами блока, управляющий вход и выход схемы сравнения аргумента соединены соответственнб с выходом шифратора и седьмым и одиннадцатым выходами блока, выходы с первого по шестой которого соединены с выходами с второй по седьмую групп разрядов регистра, выходы с восьмой по десятую групп разрядов которого соединены с соответствующими выходами блока управления.