SU1166097A1 - @ -Ичный сумматор - Google Patents

@ -Ичный сумматор Download PDF

Info

Publication number
SU1166097A1
SU1166097A1 SU833603689A SU3603689A SU1166097A1 SU 1166097 A1 SU1166097 A1 SU 1166097A1 SU 833603689 A SU833603689 A SU 833603689A SU 3603689 A SU3603689 A SU 3603689A SU 1166097 A1 SU1166097 A1 SU 1166097A1
Authority
SU
USSR - Soviet Union
Prior art keywords
modulo
inputs
adders
group
transfer
Prior art date
Application number
SU833603689A
Other languages
English (en)
Inventor
Владимир Гаврилович Евстигнеев
Ольга Владимировна Евстигнеева
Original Assignee
Московский Институт Инженеров Гражданской Авиации
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский Институт Инженеров Гражданской Авиации filed Critical Московский Институт Инженеров Гражданской Авиации
Priority to SU833603689A priority Critical patent/SU1166097A1/ru
Application granted granted Critical
Publication of SU1166097A1 publication Critical patent/SU1166097A1/ru

Links

Abstract

(J -ИЧНЫЙ СУММАТОР, содержащий группу сумматоров по модулю из (п+1) сумматоров

Description

; -Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  быстродействующих арифметических устройств, работающих в позиционно-остаточной сиетеме счислени  (ПОСС). Изве:стно устройство дл  сложени  состо щее из последовательно соединенных в кольцо шинами- переноса двоично-Дес тичных декад сумматоров эле ментов задержки, узлов анализа .переполнени  декады, элементов И, элементов ИЛИ, триггеров и соответствующих св зей Л .. Однако данное устройствоможет работать только в дес тичной системе счислени . . . Известен сумматор по модулю, со .держащий позиционный и непозиционный сумматоры-, блок инвертировани , блок переполнени , коммутатор 2j . Недостатком этого устройства  вл етс  работа только в системе остаточных классов. Наиболее близким к изобретению по технической сущности  вл етс  многоразр дный сумматор, содержащий два .сумматора, два вычитател , два коммутатора , блок формировани  переноса группу элементов И, причем входы пер вого и второго слагаемых соединены с соответствующими входами сумматоров , выходы которых соединены с входами соответствунщих вьпйтателей.с первыми информационными входами соответствующих коммутаторов и входами блока формировани  переноса, выход которого соединен с управл ющими входами коммутаторов, вторые информа ционные входы которых соединены с вы ходами соответствующих вычитателей, а выходы - с выходами элементов И группы, .выходы которых  вл ютс  выходами суммы з1 . Недостагком известного устройства  вл етс  низкое быстродействие. Цель изобретени  - повыщение быст родействи .. Поставленна  цель достигаетс  тем,, что в q-ичный сумматор, содержащий группу сумматоров по. модулю из (п-1-1) сумматоров ( 21 Р,-; Р- - модуль), два сзП1матора по модулю , два коммутатора, блок формировани  .переноса, содержащий первый ,элемент ИЛИ, причем входы первого и ;второго слагаемых q-ичного суммато1 72 ра соединены с соответствующими входами сумматоров по модулю группы, выходы первого и второго сумматоров по модулю соединены соответственно с первьми информационными входами первого и второго коммутаторов, вторые информационные входы которых соединены соответственно с выходами первого и последнего сумматоров по модулю группы, первого и последнего сумматоров по модулю группы, первые управл ющие входы первого и второго коммутаторов соединены с выходом первого элемен- та ИЛИ блока формировани  переноса и выходом переноса q-ичного сумматора , блок.формировани  переноса содержит узел пам ти контакт нулевизации , вьтитатель по модулю и второй элемент ИЛИ, причем выходы сумматоров по модулю, группы, кроме первого, соединены соответственно с адресными входами узла пам ти констант нулевизации , выход которого и выход первого сумматора по модулю группы соединены соответственно с входами вычитаемого и уменьшаемого вычитател  по модулю блока формировани  переноса t-e (, 2,..о,Р„г) и, (, ,--,...,,,., + +1), выходы которого соединены соответственно с входами первого и второго элементов ИЛИ, блока формировани  переноса, выход второго элемента ИЛИ блока формировани  переноса, соединен с вторыми управл ющими входами первого и второго коммутаторов, выходы первого коммутатора, сумматоров по модулю группы, кроме первого и последнего, и второго коммутатора  вл ютс  выходом суммы q-ичного сумматора , входы первого и последнего сумматора по модулю группы соединены с соответствующими входами первого и второго сз мматоров по модулю. На чертеже дана схема q-ичного сумматора, q-ичный сумматор содержит группу 1 сумматоров по модулю, сумматоры 2 и 3 по модулю, блок А формировани  переноса,- коммутаторы 5 и 6, вычитатель 7 по модулю, элементы ИЛИ 8 и 9, узел 10 пам ти констант нулевизации . В основу работы q-ичного сумматора положено представление каждого операнда в коде СОК по совокупности из п рабочих и одного контрольного (п+1) оснований. При сложении операнцов А и В, лежащих в диапазоне q. промежуточный результат С может достичь величины 2q, В этом случае сумма S и перенос П равны. Если , то и , если же , то и ГТ 1. Теори  СОК рекомендует одно из ос нований СОК выбрать четным, в общем случае целесообразно выбирать Р, 2 Факт переполнени , т.е. выходы ре зультата суммировани  за диапазон q обычно обнаруживаетс  с помощью ну:левизации . Нулевизацию целесообразно проводить по основани м Pj, ..., Р„ а факт переполнени  определ ть по вы чету основани  PI. Это дает значительное повьшение быстродействи . Пусть в результате нулевизации по лучено число ы(,, о,...,о,у„„), fo,P,., ,у.Р|/г- 1Ь тогда, если у, если J, 1, -2, ..., то П 0 и . ,,Л , то П 1 и . Константа q в СОК имеет следую1ций q(1,0,...,0,y,, ). Сумматоры 2 и 3 по модулю формиПродолжение таблищ | , Блок 4 формировани  переноса содержит модульный вычитатель 7, работающий по основанию Р , и может быть как комбинационным, так и табличным. Результат данного модульного вычитател  должен быть в коде 1 из Р. . Его можно получить с помощью дешифратора при комбинационном вычитателе 7 либо непосредственно (при табличном вычитателе 7). . q-ичный сумматор работает следующим образом. исходные числа в виде двоичных кодов вычетов по всем основани м СОК поступают на входы сумматоров 1-3. Сумматоры 1 формируют сумму чИсел по соответствующим основани м. Сумматоры 2 и 3 формируют значени  сумм по основани м Р, и Р„,, уменьшенные на величины вычетов числа q по соответствующим основани м. Результат суммнровайи  по основани м с Р по сумматоров 1 в виде адреса по- : ступает на адресные входы узла 10 хранени  констант нулевизации, в котором производитс  выборка константы нулевизации по основанию Р, и подача ее на вход вычитаемого вычитател  7 блока 4 формировани  переноса На вход уменьшаемого вьтчитател  7 блока 4 поступает результат суммировани  с первого модульного сумматора 1 группы . В результате срабатывани  вычитател  7 и одного из злементов ИЛИ 8 или 9 на выходе блока 4 формировани  , переноса по витс  либо сигнал П (было переполнение), либо сигнал П (переполнени  не было). Эти сигналы, поступа  на управл ющие входы первого 5 и второго 6 коммутаторов, осуществл ют . через них передачу на выход либо сумм по основани м Р, и Р , либо уменьшенных сумм по тем же основани м .
51166097 .6
Одновременно все результаты сумми- По сравнению с известным предлагаровами  поступают на соответствующие емый q-ичный сумматор обладает больвькоды q-HUHoro сумматора.шим быстродействием за счет парал ...лельной подготовки результата. НалиСигнал h ;с выхода блока 4 форми- 5 чие в устройстве (п+1)-го основани 
ровани  переноса, кроме того, поступает на выход переноса q-ичного сумматор д
СОК позвол ет организовать эффективный контроль результата с помощью известных методов и средств СОК.

Claims (1)

  1. (| -ИЧНЫЙ СУММАТОР, содержа- щий группу сумматоров по модулю из (п+1) сумматоров = Р ’ ΣΓ рд· ', р;модуль), два сумматора по модулю, два коммутатора, блок формирования переноса, содержащий первый элемент ИЛИ, причем входы первого и второго слагаемых -ичного сумматора соединены с соответствующими входами сумматоров по модулю группы, выходы первого и второго сумматоров по модулю соединены соответственно с первыми информационными входами первого и второго коммутаторов, вторые информационные входы которых соединены соответственно с выходами первого и последнего сумматоров по модулю группы, первые управляющие входы первого и второго коммутаторов соединены с выходом первого элемента ИЛИ блока формирования переноса и выходом переноса^ -ичного сумматора, отличающийся тем, что, с целью повышения быстродействия, блок формирования переноса содержит узел памяти констант нулевизации, вычитатель по модулю и второй элемент ИЛИ, причем выходы сумматоров по модулю группы, кроме первого, соединены соответственно с адресными входами узла памяти констант нулевизации, выход которого и выход первого сумматора по модулю группы соединены соответственно с входами вычитаемого и уменьшаемого вычитателя по модулю блока формирования переноса t = е (t' 1.2,...
    и г=е (г = 0 , , ρυζ + 1 ) , выходы которого соединены соответственно с входами первого и второго элементов ИЛИ блока формирования переноса, выход второго элемента ИЛИ блока формирования переноса соединен с вторыми управляющими входами первого и второго коммутаторов, выходы первого коммутатора, сумматоров по модулю группы, кроме первого и последнего, и второго коммутатора являются выходом суммы (| -ичного сумматора, входы первого и последнего сумматоров по модулю группы соединены с соответствующими входами первого и второго сумматоров по модулю.
    <„ S U 1166097
SU833603689A 1983-06-14 1983-06-14 @ -Ичный сумматор SU1166097A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833603689A SU1166097A1 (ru) 1983-06-14 1983-06-14 @ -Ичный сумматор

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833603689A SU1166097A1 (ru) 1983-06-14 1983-06-14 @ -Ичный сумматор

Publications (1)

Publication Number Publication Date
SU1166097A1 true SU1166097A1 (ru) 1985-07-07

Family

ID=21067842

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833603689A SU1166097A1 (ru) 1983-06-14 1983-06-14 @ -Ичный сумматор

Country Status (1)

Country Link
SU (1) SU1166097A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР № 488206, кл. G 06 F 7/49, 1974. 2,Авторское свидетельство СССР. № 570052, кл. С 06 F 7/49, 1975, 3.Авторское свидетельство СССР № 454550, кл. G 06 F 7/39, 1972 (прототип) . *

Similar Documents

Publication Publication Date Title
SU1166097A1 (ru) @ -Ичный сумматор
RU2006919C1 (ru) Устройство для умножения s-ичных цифр в позиционно-остаточной системе счисления
RU2030783C1 (ru) Устройство для определения количества единиц в двоичном восьмиразрядном числе
SU1667059A2 (ru) Устройство дл умножени двух чисел
SU1667054A1 (ru) Сумматор-умножитель по модулю три
SU789998A1 (ru) След щий стохастический интегратор
KR970005175A (ko) 파이프라인 구조에 근거한 곱셈/나눗셈 공유 처리기 구조
SU1111155A1 (ru) Матричное устройство дл возведени в квадрат и извлечени квадратного корн
SU1198511A1 (ru) Устройство дл суммировани двоичных чисел
SU855658A1 (ru) Цифровое устройство дл вычислени функций
SU392494A1 (ru) I ВСЕСОЮЗНАЯ|j;rn-:-fVi|O.TF)inHMFnMMАвторыЗа вительКиевска экспедици Украинского научно-исследовательскогогеологоразведоуного институтаSHSJiHOTEKA
SU1322278A1 (ru) Устройство дл сложени чисел в модул рной системе счислени
SU1120325A1 (ru) Арифметическое устройство по модулю
SU1709304A1 (ru) Устройство дл вычислени функций
SU1472897A1 (ru) Устройство дл сравнени N-разр дных двоичных чисел
SU518781A1 (ru) Вычислительное устройство цифровой интегрирующей структуры
SU866559A1 (ru) Устройство управлени векторным процессом
SU1140114A1 (ru) Устройство дл масштабировани чисел в остаточной системе счислени
SU1029180A1 (ru) Система кодировани запроса прерывани старшего приоритета
SU1488753A1 (ru) Устройство для разгона и торможения механизмов
SU842796A1 (ru) Устройство дл вычислени дробнойРАциОНАльНОй фуНКции
SU1762410A1 (ru) Преобразователь кодов
SU1401449A1 (ru) Коммутационна сеть
SU1501278A1 (ru) Реверсивный преобразователь двоично-дес тичного кода в двоичный
SU741271A1 (ru) Устройство дл вычислени тригонометрических функций